DFT笔记82

BIST电路用BRAINS的compilation flow如下图这个图很重要有两大段原文描述这张图。下表是BRAINS实验中的不同memory架构和配置的比较第一列是实验用到的四种不同的架构single-port SRAMtwo-port register fileasynchronous single-port SRAMSDRAM第二列是memory的configurations第三列显示是否diagnosis is supported第四列展示的是bank access method: non-interleaved or interleaved第五列展示是否the input data (D) and output data (Q) are shared因为如果共享的话会有tristate bidirectional data bus和复杂的时序导致BIST完成更困难最后两列分别是以门数量和占比展示的BIST电路的面积消耗是用常用的综合工具结合0.35um CMOS standard cell library得到的结果。表中数据还有一些针对面积开销细致的讲解总的来说BIST的面积开销相对于memory的尺寸增长来说是对数增长的所以对于large memory cores来说面积开销是很小的。下表展示的是测试multiple memory cores的案例假设它是为4个identical 8K × 16 synchronous single-port SRAM cores设计的BIST下图展示的是两种BIST完成方式four identical BISTs for the four SRAMsshared controller and sequencer with four dedicated TPGs总的area overhead能降低60%。8.5 CONCLUDING REMARKS就是个大总结。