FPGA实战系列总纲：基于 Xilinx ZUDR RFSoC 的多通道数字收发系统全链路解析

本文是「FPGA实战」系列的总纲篇，用于把前面 30 多篇单模块实战文章串成一张完整的系统图。如果你是一路跟着「FPGA实战(N)」读下来的，这篇会告诉你每个单模块在整个 RFSoC 数字收发系统里站在什么位置、为什么这么设计；如果你是先看到这篇，建议对照文中的【系列关联】跳转到对应单篇看实现细节。交叉引用映射在文末「八、系列文章交叉引用总表」中给出：15 篇已确认（对应 17 个模块）+13 篇截图确认（从 CSDN 后台截图中识别出真实标题）+1 篇推断（基于标题关键词推测），合计覆盖 34 个项目模块。已确认以「（已确认）」标注，推断以「（待确认）」标注。一、项目背景与硬件平台本项目基于Xilinx ZUDR（Zynq UltraScale+ RFSoC）芯片。RFSoC 最大的特点是把 ADC / DAC 直接集成到了 FPGA 芯片内部（RF Data Converter，简称 RFDC），省掉了传统射频板上的独立模数/数模芯片，采样率高达 GSPS 级别，数据通过 AXI-Stream 接口直接在 PL（可编程逻辑）侧处理。本系统要实现的核心功能：接收：8 通道 ADC 采样 → 数字下变频（DDC）→ 滤波抽取 → 数据打包 → DMA 上传至 PS 端 DDR发送：DDS 波形生成 → DAC 输出（含内部 NCO 扫频混频）→ 射频输出支撑：LMK04828 时钟芯片配置、全局复位、AXI 总线寄存器配置、NCO 本振频率控制、系统温度/电压监控整个工程由35 个按功能编号的模块组成（01_ddc_fifo~35_nco_cfg_rst），再加上顶层PN_M39704A.v完成集成。下面先看整体架构，再逐链路拆解，每个模块都会标注对应的「FPGA实战(N)」单篇。二、系统整体架构整个系统可以归纳为三条链路：ADC 接收链、DAC 发送链、配置与控制层。架构示意如下：时钟架构：板载 50MHz 晶振 → PLL 产生 10MHz / 100MHz；LMK04828 由 FPGA 通过 SPI 配置后产生 RFSoC 所需的参考时钟；RFDC IP 内部 PLL 再分出 125MHz（ADC 数据时钟）、400MHz（DAC 数据时钟）、25MHz（抽取后时钟）等各路 AXI-Stream 时钟。数据位宽约定：IQ 数据每路 16 位有符号；DDC 输出 32 位（{Q[15:0], I[15:0]}）；DAC 数据 256 位（8 对 IQ × 16 位）；NCO 频率字 ADC 侧 48 位、DDC 混频侧 32 位、DAC 侧 47 位。三、ADC 接收链路详解这是整个系统最复杂的一条链路，核心思想是：RFSoC 内部 ADC 以高采样率工作，通过多相分解 + 数字下变频把信号搬到基带并降低数据率，最后时分复用成一路送给 DMA。3.1 RFADC IP（射频前端）RFSoC 内部 8 个 ADC 通道，每个通道输出 I/Q 两路，每路又给出 4 个相位样本（4 相并行），所以一个通道一次输出 4×16×2 = 128 位。8 通道合计数据率非常高，必须做抽取。3.2 4 相通道化（模块 06、07、08）06_Multiphase_fir：4 相多相 FIR 滤波器组。用 generate 循环例化 4 个 FIR IP，分别配置不同的抽取相位（config_tdata = 3,2,1,0），对 4 路并行数据同时滤波抽取，输出 18 位。【系列关联：FPGA实战(24)】—— 4 通道并行多相 FIR 滤波器的完整设计与验证。07_channelization_4phase：把 4 相 FIR 输出做两级加法合成单路：先两两相加，再求和，符号扩展到 21 位后截位回 16 位。这一步本质是把多相分解的信号重新合成一个窄带通道。【系列关联：FPGA实战(25)】—— 多相滤波四通道数字信道化的合成逻辑。08_ad_chan_ddc：单通道完整处理单元，把上面的通道化和后面的 DDC 串起来，是25_ddc_top的基本构件。【系列关联：FPGA实战(26)：基于四相并行架构的数字下变频顶层模块设计与验证】链接：https://blog.csdn.net/weixin_43977980/article/details/1620473193.3 DDC 数字下变频（模块 01、02、04、05）DDC 是接收链的灵魂，三件套：混频 → 滤波 → 跨时钟域。02_mix_freq：数字混频器。例化 DDS IP 产生本振载波（低 16 位 cos、高 16 位 sin），用 4 个乘法器做复数乘法实现下变频（取差频）。关键细节：检测到频率字 PINC 变化时会产生一个 DDS 复位脉冲，保证切频时输出干净；数据用 9 级延迟链对齐 DDS 的 9 拍流水线延迟。【系列关联：FPGA实战(20)：FPGA数字正交下变频混频器设计——从原理到工程实现】链接：https://blog.csdn.net/weixin_43977980/article/details/16203606504_fir_filter：低通滤波，滤掉混频产生的高频分量。FIR IP 延迟 132 拍，用计数器对齐 tvalid，输出四舍五入截位到 16 位。【系列关联：FPGA实战(14)】—— 基于 Xilinx FIR Compiler IP 的数字滤波器设计。01_ddc_fifo：跨时钟域 FIFO，把 125MHz 处理域的数据降到 25MHz 输出域。内部有 8 拍复位安全计数器，确保 FIFO 复位完成才允许读出，ddc_en = !empty即非空有效。【系列关联：FPGA实战(19)】—— DDC 跨时钟域 FIFO 的复位安全设计。05_chan_ddc：把混频 + FIR + FIFO 三级串成一个单通道 DDC。端口 CLK/CLK_25M/RST/NCODAT[31:0]/multiphase_fir_data_i[15:0]/multiphase_fir_data_q[15:0]/ddc_en/ddc_data[31:0]。【系列关联：FPGA实战(23)：基于FPGA的多时钟域数字下变频（DDC）系统设计详解】（已确认） —— 单通道 DDC 集成模块，作为 08_ad_chan_ddc 的内部组件。3.4 8 通道打包（模块 09、10、11、12）8 路 DDC 输出是并行的 32 位，但 DMA 只有一路，所以要做时分复用 + 成帧。09_ad_chan_pack：单通道打包器，10 状态 FSM。帧格式很完整：帧头0xCC33AA55+ 7 字节 UART 信息 + 包头{24'h55AA33, chan_num}+ 采样计数 + 32000 个数据点 + 包尾0x7E7E7E7E。用异步 FIFO 跨 adc 时钟域到传输时钟域。【系列关联：FPGA实战(27)】—— 多通道 ADC 单通道数据打包成帧模块设计。11_singal_cfg：采集时序调度器，5 状态 FSM（P_ST_IDLE/P_ST_PACK/P_ST_EN/P_ST_DIS/P_ST_DLY），控制每帧 1000 点有效、32 帧一组、帧间延时可配（Acquisition_delay）。【系列关联：FPGA实战(31)：自动多帧数据采集控制器状态机设计】链接：https://blog.csdn.net/weixin_43977980/article/details/16231084910_data_rate：实时带宽监控，每秒统计字节数，供上位机显示吞吐率。双时钟乒乓架构。【系列关联：FPGA实战(28)：实时数据速率监测模块设计——双时钟乒乓架构与仿真加速技巧】链接：https://blog.csdn.net/weixin_43977980/article/details/16204768612_ad_pack