ZYNQ-7000 SPI通信：FPGA与ARM处理器高效数据交换架构与实现

1. 项目概述当FPGA遇上处理器SPI如何成为高效数据桥梁在嵌入式系统开发里ZYNQ-7000系列SoC是个挺有意思的“跨界选手”。它把一颗双核的ARM Cortex-A9处理器和一片传统的FPGA可编程逻辑硬生生地封装在了同一颗芯片里。这种架构带来的直接好处就是你可以让ARM处理器去跑复杂的操作系统和应用算法同时让FPGA去处理那些对实时性要求极高、或者需要并行加速的硬件任务。但问题也随之而来这两兄弟住在同一个屋檐下怎么高效、可靠地“说上话”交换数据呢这时候SPISerial Peripheral Interface总线就成为了一个非常关键甚至首选的内外通信桥梁。我最初接触ZYNQ的SPI是在一个图像预处理的项目里。ARM端需要将摄像头采集的原始图像数据快速送到FPGA端进行实时的畸变校正和滤波处理完后再拿回来。当时评估了AXI总线、GPIO模拟等多种方案最终选择了SPI。原因很简单对于这种中等数据量、要求可靠时序、且希望硬件开销可控的点对点或点对多点通信SPI在简单性、速度和灵活性上取得了很好的平衡。它没有I2C那么复杂的寻址和应答机制也不像UART那样是异步通信需要额外的波特率校准SPI是全双工、同步的主从设备之间靠几根线就能把时钟和数据对齐得明明白白。这个项目标题“ZYNQ-7000 SPI通信”拆解开来核心就是解决如何在ZYNQ芯片内部跨越处理器系统PS和可编程逻辑PL这两个异构的域去构建并驾驭好SPI这条数据通道。这不仅仅是写个驱动调用API那么简单它涉及到从硬件连接是使用PS内嵌的SPI控制器还是在PL里用逻辑软核、到软件驱动Linux下用spidev还是自己写字符设备裸机下如何配置、再到应用层数据协议设计的一整套考量。搞明白了这套流程你不仅能搞定ZYNQ内部的PS-PL通信对于ZYNQ作为SPI主设备去控制外部ADC、DAC、Flash等芯片或者作为从设备与其他主机通信原理也都是相通的。接下来我就结合自己的踩坑经验把这套流程掰开揉碎了讲清楚。2. ZYNQ-7000 SPI通信的整体设计与架构选型在ZYNQ上玩转SPI第一步不是急着写代码而是先要在架构层面做出选择。ZYNQ提供了多种实现SPI的路径选错了后期可能会在性能、灵活性或开发难度上遇到麻烦。2.1 PS端SPI控制器 vs PL端软核IP这是最根本的决策点决定了SPI的“物理出身”。PS端SPI控制器ZYNQ的处理器系统PS内部通常集成了两个硬核的SPI控制器。它们就像是ARM核的亲随外设性能稳定直接通过AXI总线与处理器交互。使用它们的好处是“省事儿”特别是在运行Linux时内核已经提供了标准的驱动如spidev你几乎不需要关心底层硬件时序配置好设备树就能用。但缺点也很明显灵活性受限于硬件。时钟频率、数据宽度通常固定为8位倍数、工作模式CPOL CPHA虽然可配但更深层次的时序微调、非标准协议支持就力不从心了。更重要的是这些控制器的信号引脚是固定映射到MIOMultiplexed I/O上的如果你想用它们与PL内部的逻辑通信还需要通过EMIOExtended MIO绕个弯将信号引入PL再通过FPGA引脚分配出去路径稍长。PL端软核IP另一种思路是直接在可编程逻辑PL部分用HDL如Verilog或VHDL编写一个SPI控制器或者使用Xilinx提供的LogiCORE IP如AXI Quad SPI。这种方式将SPI控制器完全实现在FPGA逻辑里。其最大优势是“绝对的掌控力”。你可以定制任何奇葩的时序、支持任意数据宽度、实现DMA传输、甚至将SPI逻辑与你PL中的其他处理模块如图像处理流水线紧密耦合实现超低延迟的数据交换。缺点是对开发者的硬件设计能力要求高需要自己负责时序收敛、验证并且在PS端需要编写对应的驱动程序来通过AXI总线配置和控制这个PL中的IP核。我的选型心得如果你的应用是ZYNQ作为主设备去控制板载的SPI Flash存储启动镜像、温湿度传感器等标准外设强烈建议优先使用PS端SPI控制器稳定且生态成熟。但如果你的核心场景是PS与PL之间进行高速、定制化的数据流交互或者需要驱动一个时序非常特殊的非标准SPI从设备那么在PL端实现SPI软核往往是更优解。我那个图像处理项目就选择了后者因为在PL端实现SPI Master可以直接从FPGA内部的FIFO读取图像数据行并发送延迟在微秒级这是PS端控制器难以企及的。2.2 通信拓扑与时钟考量确定了SPI控制器的位置接下来要规划通信的拓扑结构。ZYNQ内部PS与PL的SPI通信通常简化为一个单主单从模型一方是Master另一方是Slave。谁做Master至关重要。PS为Master PL为Slave这是比较常见的模式符合“处理器控制外设”的常规思维。PS端发起所有读写操作PL端的逻辑被动响应。这种模式下PS端的驱动编写相对标准PL端的Slave逻辑也较为简单只需根据接收到的时钟和数据线进行响应。适合PS向PL发送配置命令、查询状态或从PL读取处理结果的场景。PL为Master PS为Slave这种模式将主动权交给了PL。当PL端的数据产生例如一个图像传感器数据采集模块具有不可预测性或高实时性要求时让PL作为Master可以在数据就绪的瞬间立即发起传输无需等待PS的轮询或中断响应效率更高。但代价是PS端需要实现一个SPI从设备驱动这在裸机环境下尚可在Linux环境下就较为复杂可能需要编写一个内核模块来模拟SPI从设备。时钟SCLK的设计是SPI稳定性的生命线。在PS-PL内部通信时由于信号在芯片内部走线时钟抖动较小。但仍需注意时钟极性CPOL与相位CPHA必须保证Master和Slave设置一致。这是最基本也最容易出错的地方。通常根据从设备的数据手册确定。时钟频率需在Master端设置一个Slave能够承受的时钟频率。对于内部通信频率可以很高几十MHz甚至上百MHz但要注意PL端逻辑的时序能否满足。过高的时钟会导致PL端建立/保持时间违例数据采样错误。时钟同步如果Master和Slave分别使用不同的时钟域例如PS端ARM核的时钟和PL端的逻辑时钟那么SPI的时钟线SCLK本身就是一个跨时钟域信号。在PL端设计Slave接口时必须对SCLK、MOSI等信号进行同步处理通常打两拍否则会产生亚稳态导致数据错误。这是一个硬件设计上的关键细节。2.3 数据流与缓冲区设计SPI是全双工的但实际应用中我们经常只关心单向数据流如PS向PL发送命令PL向PS回传数据。即便如此硬件上MOSI和MISO线总是在同时传输数据。因此驱动和逻辑设计时需要处理好这个“冗余”传输。软件驱动层无论是Linux的spidev还是裸机驱动一次SPI传输spi_transfer都会同时安排发送缓冲区和接收缓冲区。即使你只想发送也需要提供一个接收缓冲区来读取MISO线上的“垃圾数据”反之亦然。硬件逻辑层在PL端实现SPI模块时内部一定要设计数据缓冲区FIFO。这是提升通信效率和可靠性的关键。例如当PS作为Master向PL发送一长串配置参数时PL端的SPI Slave逻辑应该在接收到每个字节后立即将其存入一个FIFO然后快速释放接口准备接收下一个字节。PL中的主处理逻辑则可以异步地从FIFO中读取这些参数。这样避免了因主处理逻辑繁忙而导致的SPI数据丢失。同样PL作为Master向PS发送数据时也应先将数据写入FIFO再由SPI Master逻辑从FIFO中取出并发送。在我的项目中我在PL端为SPI Master模块设计了两个深度为512字节的异步FIFO一个用于发送TX FIFO一个用于接收RX FIFO。图像处理流水线将一行像素数据写入TX FIFOSPI Master状态机自动读取并发送。同时PS端发来的控制命令通过MISO线传回存入RX FIFO供PL的控制逻辑读取。这种“生产-消费”模型解耦了数据处理和通信时序让系统更稳健。3. 基于PL端软核SPI Master的详细实现鉴于PL端实现SPI更具挑战性和代表性我重点分享如何在PL部分用Verilog实现一个功能相对完备的SPI Master控制器并通过AXI-Lite总线让PS端的ARM核可以配置和控制它。这个方案灵活性极高你可以在此基础上修改以适应各种非标准协议。3.1 SPI Master的Verilog核心状态机设计SPI Master的本质是一个状态机它按照SPI协议时序精确地控制着SCLK、CSn、MOSI这几根线并采样MISO线。下面是一个经典的四状态机设计IDLE, LOAD, SHIFT, UNLOAD支持可配置的时钟分频、CPOL/CPHA。module spi_master_axi #( parameter DATA_WIDTH 8, parameter CLK_DIV_WIDTH 8 )( // AXI-Lite Slave Interface (简化版用于配置和启动传输) input wire axi_clk, input wire axi_resetn, input wire [31:0] axi_wdata, input wire axi_wvalid, output wire axi_wready, // 其他AXI信号省略... // SPI物理接口 output reg spi_sclk, output reg spi_csn, output reg spi_mosi, input wire spi_miso, // 内部FIFO接口连接用户逻辑 input wire [DATA_WIDTH-1:0] tx_data, input wire tx_valid, output wire tx_ready, output wire [DATA_WIDTH-1:0] rx_data, output wire rx_valid ); // 配置寄存器 reg [CLK_DIV_WIDTH-1:0] clk_divider; // 时钟分频系数 reg cpol, cpha; // 时钟极性与相位 reg [7:0] tx_fifo_data, rx_fifo_data; reg [3:0] bit_counter; reg [2:0] state, next_state; localparam IDLE 3b000; localparam LOAD 3b001; localparam SHIFT 3b010; localparam UNLOAD 3b011; // 时钟生成逻辑基于系统时钟分频产生SPI时钟 reg [CLK_DIV_WIDTH-1:0] clk_counter; wire spi_clk_en; // SPI时钟使能信号在分频计数到中点时产生 always (posedge axi_clk or negedge axi_resetn) begin if (!axi_resetn) begin clk_counter 0; end else begin if (state IDLE) begin clk_counter 0; end else begin clk_counter clk_counter 1; if (clk_counter clk_divider) begin clk_counter 0; end end end end assign spi_clk_en (clk_counter (clk_divider 1)); // 在分频周期中点产生使能 // 主状态机 always (posedge axi_clk or negedge axi_resetn) begin if (!axi_resetn) begin state IDLE; spi_csn 1b1; // 片选默认无效高电平 spi_sclk cpol; // 根据CPOL初始化SCLK电平 bit_counter 0; end else begin state next_state; case (state) IDLE: begin spi_csn 1b1; spi_sclk cpol; if (start_transfer tx_valid) begin // 收到启动信号且TX FIFO有数据 next_state LOAD; end end LOAD: begin spi_csn 1b0; // 拉低片选开始传输 tx_fifo_data tx_data; // 从FIFO加载待发送数据 bit_counter DATA_WIDTH; next_state SHIFT; end SHIFT: begin if (spi_clk_en) begin // 根据CPHA决定数据移出和采样的边沿 if ((cpha 0 spi_sclk !cpol) || (cpha 1 spi_sclk cpol)) begin // 数据变化沿 spi_mosi tx_fifo_data[DATA_WIDTH-1]; // 移出最高位 tx_fifo_data {tx_fifo_data[DATA_WIDTH-2:0], 1b0}; // 左移 end else begin // 数据采样沿 rx_fifo_data {rx_fifo_data[DATA_WIDTH-2:0], spi_miso}; // 移入MISO数据 bit_counter bit_counter - 1; if (bit_counter 1) begin next_state UNLOAD; end end spi_sclk ~spi_sclk; // 翻转SPI时钟 end end UNLOAD: begin // 将一个字节接收数据写入RX FIFO rx_data rx_fifo_data; rx_valid 1b1; next_state IDLE; // 回到空闲等待下一个字节传输 // 注意这里可以加入逻辑如果TX FIFO还有数据直接跳转到LOAD发送下一个字节实现连续传输。 end endcase end end // AXI-Lite写逻辑用于配置clk_divider, cpol, cpha等寄存器省略详细代码 // FIFO控制逻辑省略详细代码 endmodule这个代码框架清晰地展示了SPI Master的核心一个由系统时钟axi_clk驱动的状态机通过clk_divider分频产生SPI时钟spi_sclk并根据cpol和cpha在两个不同的边沿进行数据移出和采样。LOAD状态从FIFO取数SHIFT状态完成一个字节的逐位移位UNLOAD状态将接收到的字节存入接收FIFO。3.2 AXI-Lite从机接口设计为了让PS端的ARM处理器能够控制这个PL端的SPI Master我们必须为其添加一个总线接口。AXI-Lite是最轻量级、最常用的选择它允许PS像访问内存一样读写PL中的寄存器。你需要为SPI Master模块设计几个关键的寄存器并通过AXI-Lite接口暴露出来控制寄存器CTRL包含传输启动位、软件复位位、使能位等。PS写1到启动位触发一次SPI传输从TX FIFO读取一个字节发送。状态寄存器STATUS包含TX FIFO空/满标志、RX FIFO空/满标志、传输忙标志等。PS通过轮询或中断如果实现了来了解状态。配置寄存器CONFIG用于设置clk_divider、cpol、cpha、数据位宽等。数据寄存器TX_DATA, RX_DATAPS通过写TX_DATA寄存器将数据压入TX FIFO通过读RX_DATA寄存器从RX FIFO弹出数据。在Vivado中你可以使用“Create and Package IP”功能将上面的Verilog模块封装成一个带有AXI-Lite接口的IP核。然后像添加其他IP一样将其拖入Block Design与ZYNQ的PS部分通过AXI互联矩阵连接起来。Vivado会自动生成地址映射例如这个SPI IP的寄存器可能被映射到0x43C0_0000开始的地址空间。3.3 PS端驱动与应用程序开发在PL部分综合实现并生成比特流后重点转移到PS端。这里分裸机和Linux两种情况。裸机环境Standalone 在SDK或Vitis中你需要编写底层的寄存器驱动。本质上就是通过指针访问前面提到的AXI-Lite映射地址。// 假设SPI IP基地址为 SPI_BASE #define SPI_CTRL_REG (*(volatile uint32_t *)(SPI_BASE 0x00)) #define SPI_STATUS_REG (*(volatile uint32_t *)(SPI_BASE 0x04)) #define SPI_TX_DATA_REG (*(volatile uint32_t *)(SPI_BASE 0x08)) #define SPI_RX_DATA_REG (*(volatile uint32_t *)(SPI_BASE 0x0C)) void spi_send_byte(uint8_t data) { // 等待TX FIFO非满 while (SPI_STATUS_REG TX_FIFO_FULL_MASK); // 写入数据到TX数据寄存器 SPI_TX_DATA_REG data; // 触发传输如果设计为写TX_DATA即启动 // 或设置CTRL寄存器的启动位 SPI_CTRL_REG | START_BIT; // 等待传输完成 while (SPI_STATUS_REG BUSY_BIT); // 可以从RX_DATA_REG读取回环数据如果需要 }裸机驱动直接、高效但需要处理所有细节包括FIFO状态管理、错误处理等。Linux环境 在Linux下我们需要将这个自定义的SPI IP核集成到内核的SPI子系统中或者为其创建一个独立的字符设备驱动。更常见的做法是实现一个平台驱动Platform Driver。设备树Device Tree描述在system-user.dtsi文件中添加你的SPI IP节点。由于它不是标准的SPI控制器你可能需要将其定义为一个简单的内存映射设备或者使用compatible属性匹配你自己的驱动。amba_pl { my_spi_master: my_spi43c00000 { compatible your-company,my-axi-spi; reg 0x43c00000 0x10000; interrupts 0 29 4; // 如果有中断的话 clock-names s_axi_aclk; clocks clkc 15; }; };编写内核驱动实现一个平台驱动在probe函数中注册一个字符设备或者注册为spi_master如果你的IP行为上符合Linux SPI子系统模型。为字符设备实现file_operations提供read,write,ioctl等接口让用户空间程序可以方便地读写FIFO、配置参数。ioctl可以用来设置CPOL、CPHA、时钟频率等。用户空间访问驱动加载后会在/dev下生成设备节点如/dev/my_spi。应用程序就可以用标准的文件操作API来与PL端的SPI Master交互了。你也可以在驱动里实现poll或select支持异步I/O当RX FIFO有数据或TX FIFO有空闲时通知应用。一个关键技巧中断的使用。为了提高效率避免PS端无谓的轮询强烈建议在PL端的SPI IP中实现中断功能。常见的中断源有TX FIFO空可写入新数据、RX FIFO非空有数据可读、传输错误等。在AXI-Lite接口上增加一个中断输出信号连接到ZYNQ PS的中断控制器GIC。在Linux驱动中申请这个中断并在中断服务例程中唤醒等待队列或发送信号可以极大降低CPU占用率提升实时性。4. 性能调优与稳定性实战要点硬件设计正确只是第一步让SPI通信稳定跑在高性能状态还需要很多细微的调整和测试。4.1 时序约束与时钟域交叉处理这是PL设计稳定性的基石。你需要为SPI的输入输出端口添加正确的时序约束。输出延迟约束对于spi_sclk、spi_mosi、spi_csn这些由FPGA驱动的输出信号需要设置set_output_delay约束确保信号在FPGA引脚处的时序满足从设备的要求。这需要考虑板级走线延迟。输入延迟约束对于spi_miso这个输入信号需要设置set_input_delay约束告诉工具数据相对于spi_sclk何时会到达FPGA引脚。虚拟时钟由于SPI时钟spi_sclk是由FPGA内部逻辑产生的并非外部输入的同步时钟在约束时通常需要定义一个“虚拟时钟virtual clock”来作为spi_sclk的时钟源然后再对相关信号进行约束。跨时钟域CDC处理前面提到如果PS通过AXI-Lite配置的参数如clk_divider是在axi_clk域下写入的而SPI状态机运行在axi_clk产生的spi_clk_en使能信号下这本质是同源时钟问题不大。但如果你在PL内部用了一个独立的时钟来产生SPI时钟或者PS端通过AXI总线传递的启动命令信号那么这些信号进入SPI模块的时钟域时必须进行同步处理通常使用两级寄存器同步器。// 将来自axi_clk域的start_pulse同步到spi_clk域 reg start_pulse_sync1, start_pulse_sync2; always (posedge spi_clk or posedge spi_reset) begin if (spi_reset) begin start_pulse_sync1 1b0; start_pulse_sync2 1b0; end else begin start_pulse_sync1 start_pulse_from_axi; // 第一级同步 start_pulse_sync2 start_pulse_sync1; // 第二级同步 end end // 使用 start_pulse_sync2 作为spi_clk域内的启动信号忽略CDC是导致系统随机性错误、极难复现和调试的常见元凶。4.2 传输效率优化策略SPI协议本身有开销比如片选建立/保持时间、字节之间的空闲时间。为了压榨带宽可以采取以下策略连续传输模式修改状态机在UNLOAD状态后如果TX FIFO非空直接跳回LOAD状态发送下一个字节而不是回到IDLE。这样可以保持spi_csn持续有效省去反复拉高拉低片选的时间。这对于传输数据块如图像的一行非常有效。FIFO深度优化TX/RX FIFO的深度需要权衡。太浅容易溢出或读空导致传输停顿太深消耗更多的FPGA存储资源BRAM且增加延迟。通过分析数据生产者和消费者的速率来估算。例如如果PS每隔100us写入一个字节而SPI以1MHz1us/bit 8us/byte速率发送那么TX FIFO深度有8个字节就基本够用。但为了应对PS端可能的数据突发深度设为16或32会更安全。DMA集成高级技巧对于大数据量传输让ARM核一个个字节地读写FIFO寄存器效率太低。可以在PL端集成一个简单的DMA引擎。这个DMA引擎能够通过AXI总线如AXI4直接从PS端DDR内存中读取一大块数据灌入SPI的TX FIFO或者将RX FIFO的数据直接写回DDR。ARM核只需配置好DMA的源/目标地址和长度启动后即可去处理其他任务传输完成通过中断通知。这需要更复杂的PL设计和驱动配合但能极大解放CPU提升整体系统性能。4.3 调试与测试方法实录调试SPI通信尤其是PS-PL这种内部通信逻辑分析仪是“肉眼”。但ZYNQ内部信号无法直接测量必须引出到外部引脚。这通常有两种方法在设计中添加ILAIntegrated Logic Analyzer这是Vivado提供的片内逻辑分析仪IP。你可以将spi_sclk、spi_mosi、spi_miso、spi_csn、关键状态机信号、FIFO读写信号等连接到ILA核上。在板上运行时通过JTAG触发和捕获这些信号的波形效果堪比高端逻辑分析仪是调试时序问题的终极利器。将信号分配到未使用的FPGA引脚在约束文件XDC中将内部网络分配到具体的引脚上然后用外部的逻辑分析仪或示波器测量。这种方法更直观但受限于引脚数量和板卡布局。软件层面的调试寄存器检查首先确保PS端能正确读写PL端SPI IP的配置寄存器。写一个简单的内存读写测试程序验证AXI-Lite通路是否正常。回环测试Loopback Test这是验证SPI数据通路最基本有效的方法。将PL端SPI Master的spi_mosi输出在内部直接短接到spi_miso输入可以在顶层模块中直接赋值assign spi_miso spi_mosi;。然后PS端发送一个已知的数据模式如0xAA 0x55再读取回来。如果发送和接收的数据一致说明从PS驱动、AXI总线、SPI Master状态机到内部回环路径都是通的。逐步推进回环测试通过后再连接真实的PL端从设备逻辑。先以极低的时钟频率如100kHz测试确保数据正确。然后再逐步提高时钟频率观察是否出现误码。如果高速下出错问题很可能出在时序约束不足或CDC处理不当上。5. 常见问题排查与避坑指南在实际项目中我遇到了不少坑这里总结几个典型问题和解决思路。5.1 数据错位或完全错误这是最常见的问题现象是PS发送的数据和PL接收到的数据对不上或者PL发送的数据PS收到的是乱码。首要怀疑对象CPOL和CPHA设置。这是SPI协议中最容易配错的一对参数。务必确认Master和Slave的CPOL、CPHA完全一致。一个快速验证的方法是用示波器或ILA同时抓取spi_sclk和spi_mosi。根据CPHA的设定数据应该在SCLK的某个边沿保持稳定建立时间在另一个边沿被采样。观察你的波形是否符合预期。我习惯在设备上电初始化时将CPOL和CPHA作为可配置参数方便调试时动态修改测试。检查字节序Bit OrderSPI协议通常规定最高位MSB先发送。但有些设备可能是LSB先发。确保你的Master移位逻辑和Slave的采样逻辑在字节序上匹配。我的代码示例中是MSB先出。时序约束问题在高速情况下如果spi_mosi相对于spi_sclk的输出延迟太大可能在Slave采样沿到来时数据还未稳定。检查并收紧set_output_delay约束。同样对于spi_miso检查set_input_delay约束是否合理确保Slave发出的数据在Master采样沿之前足够时间到达。5.2 传输随机中断或丢失字节表现为通信偶尔会断一下丢一两个字节之后又自动恢复。FIFO溢出或读空这是最可能的原因。检查你的驱动和应用程序读写FIFO的速度是否匹配。务必在每次写TX FIFO前检查“满”标志在每次读RX FIFO前检查“空”标志。一个健壮的设计应该在FIFO快满/快空时就产生中断或状态标志让上层软件提前应对。中断丢失如果使用了中断检查中断服务程序ISR是否清除了中断标志位。如果没清除后续中断可能无法再次触发。另外在Linux驱动中要确保中断处理程序顶半部top half执行速度足够快否则可能丢失快速连续的中断。电源噪声或地平面问题对于板级SPI通信这个问题更常见。对于芯片内部PS-PL通信可能性较小但如果你的PL逻辑功耗波动很大也可能影响供电质量。确保电源设计合理在关键电源引脚附近放置去耦电容。5.3 Linux下驱动加载或访问失败设备树节点错误检查.dts文件中compatible字符串是否与驱动代码中的of_device_id表完全一致包括大小写和标点。检查reg属性地址是否与Vivado中分配的地址一致。使用cat /proc/device-tree或devmem命令可以查看和验证设备树信息。资源冲突检查你为IP核分配的内存地址或中断号是否与其他设备冲突。在/proc/iomem和/proc/interrupts文件中可以查看系统资源使用情况。驱动probe失败在驱动代码的probe函数中添加printk输出调试信息查看内核日志dmesg通常能找到初始化失败的原因如寄存器映射失败、中断申请失败等。5.4 性能达不到预期时钟分频设置SPI实际时钟频率 PS或PL的输入时钟频率 / (2 * (clk_divider 1))。确认你的clk_divider计算是否正确。用ILA测量实际的spi_sclk周期。软件开销过大在裸机或Linux用户空间如果采用“写寄存器-等待-读寄存器”的轮询方式传输每个字节软件开销会占主导。尝试改用中断方式或者使用DMA。对于Linux可以测试内核驱动直接操作与用户空间read/write的系统调用开销差异。AXI总线瓶颈如果PL端的SPI IP通过AXI互联矩阵访问DDR而总线上有其他高带宽设备如视频处理IP在竞争可能会阻塞SPI的数据流。检查AXI互联的仲裁优先级设置或者为SPI数据流使用独立的端口或通道。最后分享一个我调试时的“笨”办法但非常有效固化测试向量。编写一个固定的数据序列例如递增的0x00, 0x01, 0x02... 或者伪随机序列在PS端循环发送在PL端接收并比较。同时在PL端也用同样的序列通过MISO发回。这样任何一位的错误都能立刻被发现。将发送和接收的数据都打印出来或者通过ILA观察结合波形能快速定位问题是出在发送路径、接收路径还是双向都有。SPI通信调试是一个需要耐心和细致观察的过程但只要原理清晰工具得当总能找到问题所在。