bsim综合synthesis常用工具是新思的Disign Compliler(DC) 设计编译相当于vivado的综合。这个阶段将RTL结合晶圆厂提供的cell变成网表。同时进行简单的布局布线,为了避免此时的布局布线过于乐观和后续真实的布局布线不一样可以“过约束”。例如原本芯片只要100M我把DC约束时钟变成130M面积也约束的更小这样后面的问题会小很多。此时使用的是clock_create来创建时钟并要求综合出来的网表使用的器件和线网延迟在使用该时间的时候满足对应的时钟频率要求。一般情况下除非是电路有特殊要求满足更高频率的电路,在更低频率肯定能跑因为建立时间满足。而保持时间和频率无关。APRAutomatic Place and Route自动布局布线。常见工具是新思的ICC2 (IC Compiler II)。需要比DC多考虑供电串扰时钟树、以及最后的布线延迟保证能满足建立保持时间等等.APR工程师将DC综合出来的网表考虑上述因素了之后输出最后的网表。psim将APR输出的网表文件给到VCS进行仿真,此时最接近实际电路。同时可以进行最快和最慢路径Min条件最快路径对应最小延迟通常取最高电压Vdd_max、最低温度Temp_min如- 40℃、最快工艺角FF/TT-fast布线寄生最小电容/电阻线宽最大、线长最短的理想布线Max条件最慢路径对应最大延迟通常取最低电压Vdd_min、最高温度Temp_max如125℃、最慢工艺角SS/TT-slow布线寄生最大电容/电阻线宽最小、线长最长、过孔最多的最差布线。要测上面这些的原因是这些条件会再次影响到建立保持时间。例如电压大驱动能力强时钟就能更快被驱动从0到1此时建立时间可能就不够了。ECOECO 全称Engineering Change Order工程变更指令.在芯片已经完成综合、布局布线PR甚至已经流片之后发现小 bug、需要微调功能或修复时序时不重新跑完整的前后端全流程只对局部电路做最小范围的改动尽量不影响已经收敛的时序、布局和布线以最短时间、最低成本完成修改。后端 ECO 的两种核心类型1. 时序 ECO最常见PR 完成后做 STAPrimeTime 静态时序分析发现少量路径存在 setup/hold 违例不需要重新跑布局布线只做局部微调给长路径插缓冲器Buffer、换驱动能力更强的门单元修 setup给短路径加延迟单元修 hold局部调整线宽、换高层金属减小线延迟。 这类 ECO 改动极小只动几个单元和几根线几小时就能完成重新签核。2. 功能 ECORTL 仿真阶段没发现的小功能 bug在后期门级仿真、甚至 FPGA 原型验证才暴露需要修改逻辑比如把与门改成或门、加个二选一 MUX、修改某个寄存器的复位逻辑、修正 GPIO / 显示模块的小逻辑错误前端会先改 RTL用 DC 做「ECO 综合」对比新旧网表只生成差异部分的改动脚本后端只在对应位置做局部电路修改。按阶段分Pre-mask ECO 和 Post-mask ECO这是后端 ECO 最关键的区分成本和能力天差地别Pre-mask ECO流片前 ECO还在出 GDS 之前、光罩没制造的阶段改动相对自由可以加新的标准单元、可以调整布局只要不影响整体时序大部分小改动都能做是最常见的 ECO 场景。Post-mask ECO流片后 ECO光罩已经做好、甚至晶圆已经生产出来了才发现 bug这时候不能改晶体管层有源区、多晶硅只能改高层金属连线后端在 PR 阶段会预先在芯片各个角落散落一堆没用的标准单元与 / 或门、触发器、MUX、缓冲器叫Spare Cell冗余单元 / 备用单元就是专门为这个场景准备的改 bug 时直接用这些已经做好的 Spare Cell只改金属连线把它们接进电路不用动晶体管层只需要重新做金属层的光罩成本只有全流片的 1/10 不到type-outGDS 全称是GDSIIGraphic Data System II是集成电路行业通用的版图标准文件格式也是芯片设计完成后交付给晶圆厂Foundry制造芯片的唯一最终依据。GDS 是纯几何图形数据库里面存的是芯片所有物理结构的精确坐标、形状、尺寸小到一个晶体管的栅极、一根金属线、一个通孔大到整个芯片的焊盘、电源环所有层的所有图形都存在 GDS 里.早年 GDS 文件是用数字磁带Tape寄给晶圆厂的所以叫 Tape-out名字一直沿用至今。芯片CPhttps://www.bilibili.com/video/BV1xGEqzyEey/?spm_id_from333.337.search-card.all.clickvd_sourceaedd69dc9740e91cdd85c0dfaf25304b