![verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit2”---Combinational circuit2](http://pic.xiahunao.cn/yaotu/verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit2”---Combinational circuit2)
1、题目2、分析作出卡诺图发现q的表达式挺复杂然后考虑观察输入和输出是否具有某种关系发现当q为1时对应的四个输入为1的个数是偶数个则输出为输入的同或。3、代码module top_module ( input a, input b, input c, input d, output q );// assign q ~(a^b^c^d); // Fix me endmodule4、结果 verilog HDLBits刷题[Bulid a circuit from a simulation waveform]“Sim/circuit2”---Combinational circuit2
1、题目2、分析作出卡诺图发现q的表达式挺复杂然后考虑观察输入和输出是否具有某种关系发现当q为1时对应的四个输入为1的个数是偶数个则输出为输入的同或。3、代码module top_module ( input a, input b, input c, input d, output q );// assign q ~(a^b^c^d); // Fix me endmodule4、结果