并行接口MII接线及pin脚定义发送时钟（TX-CLK）由PHY芯片提供的时钟信号，用于同步发送数据和状态控制，工作频率为25MHz（100Mb/s）发送数据（TXD [3:0]）四个引脚用于传输MAC层的半字节（4位）发送数据发送使能（TX-EN）表明TXD引脚上有有效数据，高电平有效发送错误（TX-ER）表明发送数据中有编码错误接收时钟（RX-CLK）