1. 项目缘起为什么用FPGA做正弦波发生器在电子工程和信号处理领域生成一个纯净、稳定、频率可调的正弦波信号是许多系统的基础需求比如通信系统的载波、音频设备的测试信号源、或者电机控制的驱动波形。你可能用过现成的函数发生器或者尝试过用单片机配合DAC数模转换器来产生。单片机方案简单直接但当你需要高频率、高精度或者实时动态调整频率时它的性能瓶颈就暴露无遗了——受限于CPU主频和指令周期输出频率和分辨率很难做高波形切换也有延迟。这时候FPGA现场可编程门阵列的优势就凸显出来了。FPGA的本质是一大堆可编程的逻辑门和触发器它不像CPU那样顺序执行指令而是可以“同时”执行无数个操作。用FPGA来实现一个正弦波发生器尤其是采用DDS直接数字频率合成技术可以轻松实现纳秒级的频率切换速度、极高的频率分辨率比如0.01Hz以及非常纯净的频谱。这个项目就是带你从零开始在FPGA上设计和实现一个基于DDS原理的正弦波发生器。无论你是FPGA的初学者想找个硬核项目练手还是正在寻找一个可靠信号源方案的工程师这篇文章都能给你一套完整、可落地的参考。2. DDS核心原理从相位累加器到正弦查找表在动手写代码之前我们必须彻底搞懂DDS是怎么工作的。理解了原理后面的设计和调试才会心中有数。你可以把DDS想象成一个非常聪明的“查表播放器”。它的核心部件有三个相位累加器、相位-幅度转换器通常是ROM查找表、以及数模转换器DAC。FPGA主要负责前两部分DAC是外部的芯片。相位累加器是DDS的“心脏”。它是一个N位的加法器每个时钟周期它都会把一个固定的值我们称之为频率控制字Frequency Tuning Word, FTW累加到自己的当前值上。这个N位的累加器其最大值2^N对应着正弦波一个完整的360度相位周期。假设我们的系统时钟是F_clk累加器位宽N32位。那么相位累加器每累加一次就相当于在相位圆上前进了一小步。输出的频率F_out由这个公式精确决定F_out (FTW * F_clk) / 2^N。举个例子如果F_clk 100MHz N32 那么2^N ≈ 42.9亿。如果我们想让F_out 1MHz 那么FTW (F_out * 2^N) / F_clk (1e6 * 2^32) / 100e6 ≈ 42949673。这个FTW值会被我们预先计算好作为输入参数。通过改变FTW我们就能在纳秒级一个时钟周期内改变输出频率这是DDS最迷人的特性之一。相位-幅度转换由查找表完成。相位累加器输出的是相位值比如32位但我们最终需要的是正弦波每个相位点对应的幅度值。我们不可能在FPGA里实时计算sin(x)那太耗资源了。通用的做法是预先计算好一个正弦波周期内等间隔相位点对应的幅度值并存入一块ROM只读存储器中。这个ROM就是我们的正弦查找表。这里有个关键技巧我们不需要把32位的相位值全部送给ROM当地址那样ROM会大到无法实现2^32个地址。实际上我们只取相位累加器输出的高M位比如高12位作为ROM的地址。这相当于对相位进行了“截断”或“量化”只关心当前相位落在正弦波周期的哪个粗粒度区间。这个操作会引入相位截断误差是DDS输出信号中杂散噪声的主要来源之一。M越大ROM越深相位分辨率越高波形越光滑但消耗的FPGA存储资源也越多。通常M取10~14位是一个性能和资源的平衡点。ROM的数据位宽比如10位决定了输出幅度的精度。最终ROM输出的数字幅度值经过一个外部的DAC芯片就转换成了我们需要的模拟正弦波电压。3. FPGA系统设计与模块划分理论清晰了我们开始设计。一个基于FPGA的DDS正弦波发生器其硬件系统框图大致如下FPGA内部核心模块 - FPGA的IO引脚 - 外部DAC芯片 - 滤波放大电路 - 输出。本文重点在FPGA内部的设计与实现。在FPGA内部我们需要设计几个关键模块顶层模块负责例化所有子模块定义系统时钟、复位、频率控制字输入、以及最终的数字波形数据输出。相位累加器模块一个带复位和使能的N位加法器每个时钟周期执行一次累加。当累加器溢出时超过2^N自动回绕这正好对应正弦波周期结束新周期开始。正弦查找表ROM模块存储预先计算好的正弦波幅度数据。在Vivado或Quartus等开发工具中我们可以用IP核生成器来创建和初始化这个ROM比用代码描述更高效、更省资源。控制与接口模块可选但推荐用于接收来自外部如按键、串口、微处理器的频率控制字并可能包含一些控制逻辑如输出使能、波形选择如果扩展为多波形等。这里重点讲一下相位累加器的Verilog实现。一个典型的代码如下module phase_accumulator #( parameter N 32 // 相位累加器位宽 )( input wire clk, input wire rst_n, input wire [N-1:0] ftw, // 频率控制字输入 output reg [N-1:0] phase_out // 当前相位值输出 ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin phase_out {N{1b0}}; // 复位时相位清零 end else begin phase_out phase_out ftw; // 每个时钟周期累加 end end endmodule这段代码非常简洁但体现了FPGA并行处理的精髓每来一个时钟上升沿phase_out就自动加上ftw这个加法操作是硬件直接完成的不依赖任何软件循环。关于查找表ROM的生成在Vivado中你可以使用“Block Memory Generator” IP核。关键配置步骤包括选择“Single Port ROM”设置端口宽度即幅度数据位宽如10位和深度即2^M如M12深度4096。在“Coe File”一栏你需要上传一个.coe文件这个文件的内容就是你预先计算好的正弦波幅度数据。你可以用MATLAB或Python脚本轻松生成这个文件将正弦函数值量化为整数。例如对于一个10位有符号数幅度范围是-512到511。4. 关键参数计算与资源权衡设计不是闭着眼睛填参数每一个数字背后都有权衡。这里我们详细拆解几个核心参数的选择逻辑。系统时钟频率F_clk这是整个系统的基石。它首先受限于你使用的FPGA芯片和板卡上晶振的频率。其次根据奈奎斯特采样定理DDS能产生的无混叠最高频率理论上是F_clk/2但实际中为了保证波形质量通常建议最高输出频率不超过F_clk/4。例如F_clk100MHz时建议输出频率不要高于25MHz。更高的F_clk意味着更高的潜在输出频率和频率分辨率。相位累加器位宽N它直接决定了频率分辨率。频率分辨率 ΔF F_clk / 2^N。如果F_clk100MHz N32 那么ΔF ≈ 0.023 Hz。这意味着你可以精确地设置比如10000000.023 Hz这样的频率。N越大分辨率越高但累加器的逻辑资源占用也略多。32位是一个业界非常通用的值能在绝大多数场景下提供绰绰有余的分辨率。查找表地址位宽M这是性能波形纯度和资源Block RAM消耗之间的主要权衡点。M决定了ROM的深度即一个周期内采样点的数量。M太小如8一个周期只有256个点输出的阶梯状会非常明显高频谐波分量大。M太大如14ROM深度16384虽然波形光滑但会消耗宝贵的Block RAM资源而且对于最终经过DAC后模拟滤波的效果提升在超过一定值后就不明显了。我的经验是对于一般应用M101024点或124096点是甜点区。配合一个10位或12位的DAC能产生质量相当不错的正弦波。DAC选型与输出精度FPGA输出的是数字量需要外接DAC。DAC的位数决定了输出幅度的量化精度。一个10位DAC有1024个离散电平其理论信噪比约为6.02*10 1.76 ≈ 62 dB。如果你的应用对波形纯度要求极高可以考虑14位或16位DAC但要注意与之匹配的PCB布线难度和成本会显著增加。对于很多测试和教学场景10位DAC完全够用。5. 在Vivado中集成DDS IP核的实战与避坑虽然我们从零开始设计能加深理解但在实际工程中尤其是Xilinx的Vivado平台直接使用其提供的DDS Compiler IP核往往是更高效、更可靠的选择。这个IP核已经高度优化集成了相位累加器、查找表、甚至可选的内置抖动算法来改善杂散性能。IP核配置核心步骤在Block Design中添加DDS Compiler IP核。Configuration选项卡选择“System Parameters”模式更方便。设置“Frequency Resolution”为你需要的频率分辨率如0.1HzVivado会自动反推所需的相位宽度。或者选择“Hardware Parameters”模式直接设置相位累加器精度Phase Width 如32位和输出精度Output Width 如10位。Implementation选项卡这里是最容易出问题的地方。噪声整形如果希望优化杂散性能可以开启“Phase Dithering”和“Taylor Series Corrected”。但这会轻微增加资源消耗。对于要求不高的场景可以关闭。输出选项选择“Sine”正弦波。注意“Output Frequency”模式通常选择“Standard”即可。Summary选项卡确认最终生成的IP核接口。你会看到s_axis_phase_tdata用于输入频率控制字FTWm_axis_data_tdata用于输出正弦波数据。一个巨大的避坑点AXI-Stream接口的数据对齐。DDS IP核的输入输出默认是AXI-Stream接口数据位宽可能不是整齐的8的倍数。例如你设置输出精度为10位但m_axis_data_tdata总线可能是16位宽。正弦波数据可能只占据低10位高6位是无效的。如果你直接把这个16位数送给DAC模块就会出错。你必须仔细阅读IP核生成后的“Product Guide”文档或者通过仿真查看数据格式。通常需要做一次位截取或符号位扩展。例如// 假设DDS IP输出16位总线m_axis_data_tdata实际有效数据为低10位有符号数 wire signed [9:0] sine_wave_signed m_axis_data_tdata[9:0]; // 如果需要送给一个偏移二进制格式的DAC可能需要转换为无符号数 wire [9:0] dac_data sine_wave_signed 10sd512; // 假设10位DAC 0对应-512 1023对应511不处理好这个数据对齐你可能会得到完全不对的波形或者幅度被压缩。6. 外围电路设计与PCB布局注意事项FPGA输出的数字信号是TTL或LVCMOS电平要变成干净的模拟正弦波外围电路至关重要。这部分常被初学者忽视导致整个项目功亏一篑。DAC电路选择一款与FPGA输出数据位宽匹配的DAC芯片。常见的有并行接口的如AD9708和串行接口的如AD9767。并行接口速度快但占用FPGA引脚多串行接口节省引脚但对时序要求稍高。根据你的输出频率需求选择。DAC芯片的参考电压源一定要稳定、低噪声最好使用专门的基准电压芯片如REF19xx系列而不是简单的LDO。滤波电路DAC输出的是阶梯波包含了我们所需的正弦波基频和高次谐波奈奎斯特频率附近。必须使用一个低通滤波器通常是巴特沃斯或切比雪夫有源滤波器来滤除这些高频成分平滑波形。这个滤波器的截止频率应该略高于你需要的最高输出频率。例如你需要输出1MHz正弦波滤波器截止频率可以设在1.2MHz到1.5MHz。使用Multisim或LTspice等工具进行仿真设计。PCB布局的生死细节电源去耦在FPGA、DAC、运放的每个电源引脚附近都必须放置一个0.1uF的陶瓷电容到地并且尽可能靠近引脚。对于大电流芯片还需要并联一个10uF的钽电容。这是保证芯片稳定工作、抑制电源噪声的第一道防线。地平面务必使用完整的、不间断的地平面。数字地FPGA、DAC的数字部分和模拟地DAC的模拟输出、运放、滤波器通常采用“一点接地”或通过磁珠/0欧电阻单点连接避免数字噪声串扰到敏感的模拟信号路径。信号走线DAC的数字输入线特别是高位数据线尽量等长、平行走线减少时序偏差。模拟输出走线要短而直远离任何数字信号线和时钟线必要时可以用地线包围进行屏蔽。时钟信号系统主时钟是最大的噪声源之一。时钟线要走带状线两边用地线保护并且远离模拟区域。7. 系统测试、调试与性能优化硬件和代码都准备好了上电测试却可能没有波形或者波形失真。别慌按步骤排查。第一步静态测试与仿真。在烧录到FPGA之前一定要用仿真工具如Vivado的Simulation Modelsim对设计进行仿真。给相位累加器一个固定的FTW观察ROM输出的数据是否是一个完整的、量化的正弦波序列。这是排查逻辑错误最有效的方法。第二步SignalTap/ILA在线逻辑分析仪。这是FPGA调试的神器。将设计烧录进芯片后使用SignalTapIntel Quartus或ILAXilinx Vivado来抓取FPGA内部的实际信号。重点抓取相位累加器的输出值、ROM的输入地址和输出数据、以及最终送给DAC引脚的数据。通过观察这些数据流你可以确认累加是否正常、查表是否正确、数据格式是否匹配DAC。第三步示波器观测。连接示波器到DAC的模拟输出端滤波前和滤波后都要看。滤波前你应该能看到一个清晰的阶梯波阶梯的多少对应你的ROM深度M值。这是正常的。滤波后应该看到一个光滑的正弦波。如果仍有明显毛刺或失真检查1) 滤波器设计是否正确截止频率是否合适2) PCB布局是否存在干扰3) DAC的参考电压是否干净。性能优化方向提升无杂散动态范围DDS输出的主要杂散来自相位截断和幅度量化。除了增加M值和DAC位数可以在FPGA内对ROM输出数据进行抖动注入。即在送入DAC前给数据加上一个很小的高斯白噪声可以将量化噪声的谐波能量“打散”成底噪改善SFDR。Xilinx的DDS IP核内置此功能。多通道与正交输出DDS可以很容易地扩展为同时输出正弦Sin和余弦Cos两路正交信号只需在ROM中同时存储Sin和Cos表或者利用三角恒等式由Sin推导Cos。这在通信的I/Q调制中非常有用。频率扫描与调制通过动态改变FTW可以实现线性或对数频率扫描。更进一步可以将音频信号作为FTW的调制量实现FM调频。这一切都得益于FPGA的并行性和DDS快速变频的能力。这个基于FPGA的DDS正弦波发生器项目从原理到焊板子几乎涵盖了数字系统设计的全流程。它不像点个灯那么简单但也没有复杂到遥不可及。最关键的是通过亲手实现它你会对时钟、时序、数据流、数模混合电路设计有一个飞跃性的认识。当你在示波器上看到那个由自己编写的代码和焊接的电路产生的、纯净的正弦波时那种成就感是任何现成仪器都无法给予的。 基于FPGA的DDS正弦波发生器：从原理到工程实现
1. 项目缘起为什么用FPGA做正弦波发生器在电子工程和信号处理领域生成一个纯净、稳定、频率可调的正弦波信号是许多系统的基础需求比如通信系统的载波、音频设备的测试信号源、或者电机控制的驱动波形。你可能用过现成的函数发生器或者尝试过用单片机配合DAC数模转换器来产生。单片机方案简单直接但当你需要高频率、高精度或者实时动态调整频率时它的性能瓶颈就暴露无遗了——受限于CPU主频和指令周期输出频率和分辨率很难做高波形切换也有延迟。这时候FPGA现场可编程门阵列的优势就凸显出来了。FPGA的本质是一大堆可编程的逻辑门和触发器它不像CPU那样顺序执行指令而是可以“同时”执行无数个操作。用FPGA来实现一个正弦波发生器尤其是采用DDS直接数字频率合成技术可以轻松实现纳秒级的频率切换速度、极高的频率分辨率比如0.01Hz以及非常纯净的频谱。这个项目就是带你从零开始在FPGA上设计和实现一个基于DDS原理的正弦波发生器。无论你是FPGA的初学者想找个硬核项目练手还是正在寻找一个可靠信号源方案的工程师这篇文章都能给你一套完整、可落地的参考。2. DDS核心原理从相位累加器到正弦查找表在动手写代码之前我们必须彻底搞懂DDS是怎么工作的。理解了原理后面的设计和调试才会心中有数。你可以把DDS想象成一个非常聪明的“查表播放器”。它的核心部件有三个相位累加器、相位-幅度转换器通常是ROM查找表、以及数模转换器DAC。FPGA主要负责前两部分DAC是外部的芯片。相位累加器是DDS的“心脏”。它是一个N位的加法器每个时钟周期它都会把一个固定的值我们称之为频率控制字Frequency Tuning Word, FTW累加到自己的当前值上。这个N位的累加器其最大值2^N对应着正弦波一个完整的360度相位周期。假设我们的系统时钟是F_clk累加器位宽N32位。那么相位累加器每累加一次就相当于在相位圆上前进了一小步。输出的频率F_out由这个公式精确决定F_out (FTW * F_clk) / 2^N。举个例子如果F_clk 100MHz N32 那么2^N ≈ 42.9亿。如果我们想让F_out 1MHz 那么FTW (F_out * 2^N) / F_clk (1e6 * 2^32) / 100e6 ≈ 42949673。这个FTW值会被我们预先计算好作为输入参数。通过改变FTW我们就能在纳秒级一个时钟周期内改变输出频率这是DDS最迷人的特性之一。相位-幅度转换由查找表完成。相位累加器输出的是相位值比如32位但我们最终需要的是正弦波每个相位点对应的幅度值。我们不可能在FPGA里实时计算sin(x)那太耗资源了。通用的做法是预先计算好一个正弦波周期内等间隔相位点对应的幅度值并存入一块ROM只读存储器中。这个ROM就是我们的正弦查找表。这里有个关键技巧我们不需要把32位的相位值全部送给ROM当地址那样ROM会大到无法实现2^32个地址。实际上我们只取相位累加器输出的高M位比如高12位作为ROM的地址。这相当于对相位进行了“截断”或“量化”只关心当前相位落在正弦波周期的哪个粗粒度区间。这个操作会引入相位截断误差是DDS输出信号中杂散噪声的主要来源之一。M越大ROM越深相位分辨率越高波形越光滑但消耗的FPGA存储资源也越多。通常M取10~14位是一个性能和资源的平衡点。ROM的数据位宽比如10位决定了输出幅度的精度。最终ROM输出的数字幅度值经过一个外部的DAC芯片就转换成了我们需要的模拟正弦波电压。3. FPGA系统设计与模块划分理论清晰了我们开始设计。一个基于FPGA的DDS正弦波发生器其硬件系统框图大致如下FPGA内部核心模块 - FPGA的IO引脚 - 外部DAC芯片 - 滤波放大电路 - 输出。本文重点在FPGA内部的设计与实现。在FPGA内部我们需要设计几个关键模块顶层模块负责例化所有子模块定义系统时钟、复位、频率控制字输入、以及最终的数字波形数据输出。相位累加器模块一个带复位和使能的N位加法器每个时钟周期执行一次累加。当累加器溢出时超过2^N自动回绕这正好对应正弦波周期结束新周期开始。正弦查找表ROM模块存储预先计算好的正弦波幅度数据。在Vivado或Quartus等开发工具中我们可以用IP核生成器来创建和初始化这个ROM比用代码描述更高效、更省资源。控制与接口模块可选但推荐用于接收来自外部如按键、串口、微处理器的频率控制字并可能包含一些控制逻辑如输出使能、波形选择如果扩展为多波形等。这里重点讲一下相位累加器的Verilog实现。一个典型的代码如下module phase_accumulator #( parameter N 32 // 相位累加器位宽 )( input wire clk, input wire rst_n, input wire [N-1:0] ftw, // 频率控制字输入 output reg [N-1:0] phase_out // 当前相位值输出 ); always (posedge clk or negedge rst_n) begin if (!rst_n) begin phase_out {N{1b0}}; // 复位时相位清零 end else begin phase_out phase_out ftw; // 每个时钟周期累加 end end endmodule这段代码非常简洁但体现了FPGA并行处理的精髓每来一个时钟上升沿phase_out就自动加上ftw这个加法操作是硬件直接完成的不依赖任何软件循环。关于查找表ROM的生成在Vivado中你可以使用“Block Memory Generator” IP核。关键配置步骤包括选择“Single Port ROM”设置端口宽度即幅度数据位宽如10位和深度即2^M如M12深度4096。在“Coe File”一栏你需要上传一个.coe文件这个文件的内容就是你预先计算好的正弦波幅度数据。你可以用MATLAB或Python脚本轻松生成这个文件将正弦函数值量化为整数。例如对于一个10位有符号数幅度范围是-512到511。4. 关键参数计算与资源权衡设计不是闭着眼睛填参数每一个数字背后都有权衡。这里我们详细拆解几个核心参数的选择逻辑。系统时钟频率F_clk这是整个系统的基石。它首先受限于你使用的FPGA芯片和板卡上晶振的频率。其次根据奈奎斯特采样定理DDS能产生的无混叠最高频率理论上是F_clk/2但实际中为了保证波形质量通常建议最高输出频率不超过F_clk/4。例如F_clk100MHz时建议输出频率不要高于25MHz。更高的F_clk意味着更高的潜在输出频率和频率分辨率。相位累加器位宽N它直接决定了频率分辨率。频率分辨率 ΔF F_clk / 2^N。如果F_clk100MHz N32 那么ΔF ≈ 0.023 Hz。这意味着你可以精确地设置比如10000000.023 Hz这样的频率。N越大分辨率越高但累加器的逻辑资源占用也略多。32位是一个业界非常通用的值能在绝大多数场景下提供绰绰有余的分辨率。查找表地址位宽M这是性能波形纯度和资源Block RAM消耗之间的主要权衡点。M决定了ROM的深度即一个周期内采样点的数量。M太小如8一个周期只有256个点输出的阶梯状会非常明显高频谐波分量大。M太大如14ROM深度16384虽然波形光滑但会消耗宝贵的Block RAM资源而且对于最终经过DAC后模拟滤波的效果提升在超过一定值后就不明显了。我的经验是对于一般应用M101024点或124096点是甜点区。配合一个10位或12位的DAC能产生质量相当不错的正弦波。DAC选型与输出精度FPGA输出的是数字量需要外接DAC。DAC的位数决定了输出幅度的量化精度。一个10位DAC有1024个离散电平其理论信噪比约为6.02*10 1.76 ≈ 62 dB。如果你的应用对波形纯度要求极高可以考虑14位或16位DAC但要注意与之匹配的PCB布线难度和成本会显著增加。对于很多测试和教学场景10位DAC完全够用。5. 在Vivado中集成DDS IP核的实战与避坑虽然我们从零开始设计能加深理解但在实际工程中尤其是Xilinx的Vivado平台直接使用其提供的DDS Compiler IP核往往是更高效、更可靠的选择。这个IP核已经高度优化集成了相位累加器、查找表、甚至可选的内置抖动算法来改善杂散性能。IP核配置核心步骤在Block Design中添加DDS Compiler IP核。Configuration选项卡选择“System Parameters”模式更方便。设置“Frequency Resolution”为你需要的频率分辨率如0.1HzVivado会自动反推所需的相位宽度。或者选择“Hardware Parameters”模式直接设置相位累加器精度Phase Width 如32位和输出精度Output Width 如10位。Implementation选项卡这里是最容易出问题的地方。噪声整形如果希望优化杂散性能可以开启“Phase Dithering”和“Taylor Series Corrected”。但这会轻微增加资源消耗。对于要求不高的场景可以关闭。输出选项选择“Sine”正弦波。注意“Output Frequency”模式通常选择“Standard”即可。Summary选项卡确认最终生成的IP核接口。你会看到s_axis_phase_tdata用于输入频率控制字FTWm_axis_data_tdata用于输出正弦波数据。一个巨大的避坑点AXI-Stream接口的数据对齐。DDS IP核的输入输出默认是AXI-Stream接口数据位宽可能不是整齐的8的倍数。例如你设置输出精度为10位但m_axis_data_tdata总线可能是16位宽。正弦波数据可能只占据低10位高6位是无效的。如果你直接把这个16位数送给DAC模块就会出错。你必须仔细阅读IP核生成后的“Product Guide”文档或者通过仿真查看数据格式。通常需要做一次位截取或符号位扩展。例如// 假设DDS IP输出16位总线m_axis_data_tdata实际有效数据为低10位有符号数 wire signed [9:0] sine_wave_signed m_axis_data_tdata[9:0]; // 如果需要送给一个偏移二进制格式的DAC可能需要转换为无符号数 wire [9:0] dac_data sine_wave_signed 10sd512; // 假设10位DAC 0对应-512 1023对应511不处理好这个数据对齐你可能会得到完全不对的波形或者幅度被压缩。6. 外围电路设计与PCB布局注意事项FPGA输出的数字信号是TTL或LVCMOS电平要变成干净的模拟正弦波外围电路至关重要。这部分常被初学者忽视导致整个项目功亏一篑。DAC电路选择一款与FPGA输出数据位宽匹配的DAC芯片。常见的有并行接口的如AD9708和串行接口的如AD9767。并行接口速度快但占用FPGA引脚多串行接口节省引脚但对时序要求稍高。根据你的输出频率需求选择。DAC芯片的参考电压源一定要稳定、低噪声最好使用专门的基准电压芯片如REF19xx系列而不是简单的LDO。滤波电路DAC输出的是阶梯波包含了我们所需的正弦波基频和高次谐波奈奎斯特频率附近。必须使用一个低通滤波器通常是巴特沃斯或切比雪夫有源滤波器来滤除这些高频成分平滑波形。这个滤波器的截止频率应该略高于你需要的最高输出频率。例如你需要输出1MHz正弦波滤波器截止频率可以设在1.2MHz到1.5MHz。使用Multisim或LTspice等工具进行仿真设计。PCB布局的生死细节电源去耦在FPGA、DAC、运放的每个电源引脚附近都必须放置一个0.1uF的陶瓷电容到地并且尽可能靠近引脚。对于大电流芯片还需要并联一个10uF的钽电容。这是保证芯片稳定工作、抑制电源噪声的第一道防线。地平面务必使用完整的、不间断的地平面。数字地FPGA、DAC的数字部分和模拟地DAC的模拟输出、运放、滤波器通常采用“一点接地”或通过磁珠/0欧电阻单点连接避免数字噪声串扰到敏感的模拟信号路径。信号走线DAC的数字输入线特别是高位数据线尽量等长、平行走线减少时序偏差。模拟输出走线要短而直远离任何数字信号线和时钟线必要时可以用地线包围进行屏蔽。时钟信号系统主时钟是最大的噪声源之一。时钟线要走带状线两边用地线保护并且远离模拟区域。7. 系统测试、调试与性能优化硬件和代码都准备好了上电测试却可能没有波形或者波形失真。别慌按步骤排查。第一步静态测试与仿真。在烧录到FPGA之前一定要用仿真工具如Vivado的Simulation Modelsim对设计进行仿真。给相位累加器一个固定的FTW观察ROM输出的数据是否是一个完整的、量化的正弦波序列。这是排查逻辑错误最有效的方法。第二步SignalTap/ILA在线逻辑分析仪。这是FPGA调试的神器。将设计烧录进芯片后使用SignalTapIntel Quartus或ILAXilinx Vivado来抓取FPGA内部的实际信号。重点抓取相位累加器的输出值、ROM的输入地址和输出数据、以及最终送给DAC引脚的数据。通过观察这些数据流你可以确认累加是否正常、查表是否正确、数据格式是否匹配DAC。第三步示波器观测。连接示波器到DAC的模拟输出端滤波前和滤波后都要看。滤波前你应该能看到一个清晰的阶梯波阶梯的多少对应你的ROM深度M值。这是正常的。滤波后应该看到一个光滑的正弦波。如果仍有明显毛刺或失真检查1) 滤波器设计是否正确截止频率是否合适2) PCB布局是否存在干扰3) DAC的参考电压是否干净。性能优化方向提升无杂散动态范围DDS输出的主要杂散来自相位截断和幅度量化。除了增加M值和DAC位数可以在FPGA内对ROM输出数据进行抖动注入。即在送入DAC前给数据加上一个很小的高斯白噪声可以将量化噪声的谐波能量“打散”成底噪改善SFDR。Xilinx的DDS IP核内置此功能。多通道与正交输出DDS可以很容易地扩展为同时输出正弦Sin和余弦Cos两路正交信号只需在ROM中同时存储Sin和Cos表或者利用三角恒等式由Sin推导Cos。这在通信的I/Q调制中非常有用。频率扫描与调制通过动态改变FTW可以实现线性或对数频率扫描。更进一步可以将音频信号作为FTW的调制量实现FM调频。这一切都得益于FPGA的并行性和DDS快速变频的能力。这个基于FPGA的DDS正弦波发生器项目从原理到焊板子几乎涵盖了数字系统设计的全流程。它不像点个灯那么简单但也没有复杂到遥不可及。最关键的是通过亲手实现它你会对时钟、时序、数据流、数模混合电路设计有一个飞跃性的认识。当你在示波器上看到那个由自己编写的代码和焊接的电路产生的、纯净的正弦波时那种成就感是任何现成仪器都无法给予的。