简介这份基于华中科技大学计算机学院课程的实验资源包面向计算机组成原理学习者、备考生及需要课程设计参考的本科生围绕数据表示、运算器ALU、存储器、CPU四个核心实验提供完整源码与实验报告助你通过动手实践吃透计算机硬件基础。压缩包共43个文件约8.7MB涵盖circ逻辑电路、asm/hex汇编与机器码、xlsx自动生成表、txt说明与日志、pdf指令手册以及jar/exe辅助工具等各类型对应不同实验环节便于按需取用。资源已有6303人浏览学习内容包含Logisim电路设计、微程序与硬布线控制器实现、MIPS指令手册、汇编工具及测试用例、16点阵字库处理、cache性能测试等实验报告也一并附上。既适合对照源码逐行理解数据表示与ALU原理也能借存储器与CPU实验掌握控制器、指令流水线等关键概念是系统提升硬件设计与调试能力的高质量参考资料。 计算机组成原理的实验源码和报告我在华科计算机学院整整折腾了一个学期从最简单的ALU到能跑MIPS指令的流水线CPU中间踩过的坑比写过的代码还多。最近看到不少学弟学妹在找这套实验的源码和报告模板也有外校考研408的同学私信问华科计组实验到底做到什么程度干脆把这一路的思路、代码架构和报告写法完整梳理一遍。这篇文章的价值不在于给你一份能直接交的源码而是帮你搞清楚每个实验背后的设计逻辑让你拿着这套思路去复现、去答辩、去应付老师的连环追问。1. 这门课到底在做什么——实验体系全景拆解1.1 从简单到复杂你会亲手造一台CPU很多人以为计算机组成原理是门背概念的理论课实际到了实验环节你是在用硬件描述语言一步步造一台能跑指令的CPU。华科的实验体系有一个很明显的递进关系先是数字逻辑基础实验再是ALU运算器、寄存器堆、存储器模块然后把这些模块拼成单周期CPU最后升级成多周期或流水线CPU。每一层都在复用上一层的成果那种攒机的感觉越到后面越强。我当时最直观的感受是前几周写ALU的时候觉得简单到了单周期CPU才发现真正的难点不是某个模块怎么写而是怎么把一堆模块的信号正确连起来让一条指令从取指到写回稳稳走完一个时钟周期。到了流水线阶段问题又从连对线变成了处理好冲突整个思维的复杂度完全不在一个量级。这里要特别说明一下教学指令集的选择。华科用的是MIPS指令集的子集常见的就是那几条lw、sw、add、sub、and、or、slt、beq、j。选择MIPS不是因为它最流行而是因为它指令格式规整三种类型R型、I型、J型解码逻辑清晰特别适合教学。学软件的同学可能会问我都写Java/Python了为什么还要跟我过不去我的看法是你不需要用Verilog去造一个x86级别的怪物但你至少要理解CPU执行一条指令的基本过程这会直接影响你对程序性能的判断力。比如为什么循环比递归快、为什么缓存命中率重要、为什么锁竞争代价高——根子都在计算机组成原理里。1.2 工具链准备仿真才是主战场这套实验的核心工具是Verilog FPGA开发板 仿真软件。开发板常见的有Xilinx的Basys系列或Altera的DE系列仿真用ModelSim或者Vivado自带的仿真器都行。我的建议是别急着下板先在仿真环境里把逻辑跑通。实验室里最常见的翻车场景就是——以为代码写对了直接烧到FPGA上结果LED灯忽亮忽灭又不知道是哪个信号出了错调试起来比仿真慢十倍。如果你手上暂时没有FPGA开发板想先跟着学一遍思路也可以先用C语言写一个简单的指令集模拟器。我之前见过一个不错的练手项目用C实现了一个能逐条解释执行MIPS指令的小模拟器内存和寄存器都用数组模拟。这么做的好处是你能完全控制执行流程对每一条指令的行为一目了然等理解了原理再切回Verilog就不会被硬件细节劝退。2. ALU实验组间串行进位的坑与源码思路2.1 为什么进位设计总在这里翻车ALU实验是整套实验的地基而组间串行进位几乎年年都有同学在这上面卡住。要理解这个设计得先回顾一下ALU的本质——它是一堆组合逻辑输入两个操作数根据控制信号输出运算结果。加法运算的关键在于进位如果每一位都从最低位逐级往上传递16位的加法在最坏情况下要等16级门延迟速度太慢。于是有了并行进位和组间串行进位的折中方案。组间串行进位的做法是把16位ALU分成4组每组4位组内用并行进位快速生成进位组与组之间再串行传递。这样既避免了一个大范围的超前进位电路面积爆炸又比全串行快了很多。让我用一个更生活化的类比组内并行进位就像一个小团队内部高效协作组间串行就像团队之间一个接一个传话虽然拉长了总链条但比全公司所有人排成一队传话快得多。具体到Verilog实现最容易踩的坑是进位生成函数G和进位传递函数P的计算。每个4位小组内部要分别算出G G3 P3*G2 P3*P2*G1 P3*P2*P1*G0和P P3*P2*P1*P0然后把上一组的进位C_in传给下一组。很多同学在写这个公式时要么少了一项要么在always块里把组合逻辑写成了时序逻辑结果仿真时进位信号一直不稳定波形乱成一团。正确的做法是纯组合电路用assign连续赋值语句不要用带时钟的always块如果要用always也必须是always (*)里面用阻塞赋值。我见过一个同学的代码把进位计算写在带posedge clk的块里结果进位晚了一整个时钟周期才到ALU结果完全对不上这种错误不看波形很难排查。2.2 源码设计思路与验证方法写ALU源码时我建议按这样的层次组织一个4位ALU子模块输入A[3:0]、B[3:0]、C_in输出S[3:0]、C_out、G、P。内部用超前进位实现。一个顶层16位ALU模块实例化4个4位ALU。第0组的C_in接外部进位输入第0组的C_out接第1组的C_in依此类推。最后一组的C_out就是整个16位加法的溢出进位。控制信号决定运算类型加、减、与、或、比较等等可以用mux或者case语句实现。这里我特别强调不要一开始就想用generate块玩花活。generate确实能简化重复实例化的代码但如果你对语法不熟调试时反而多一层认知负担。老老实实写4行实例化代码逻辑一目了然等经验足够再考虑优雅的写法。验证阶段只靠几个手写的测试向量是不够的。我当时写了一个testbench输入随机数和边界值组合比如16h7fff 16h0001、16hffff 16h0001、16h0000 - 16h0001每个case都核对进位输出和零标志位。这里也提醒一句一定要把进位输出C_out和零标志Zero引到顶层不然后面造CPU时beq指令的比较判断根本没法实现。2.3 仿真波形的排查技巧如果仿真结果不对不要急着改代码先把波形拉出来看。我用的是ModelSim操作习惯是把A、B、C_in、S、C_out这些关键信号全部加到波形窗口里单步跑一个测试向量。用肉眼对比每个时钟沿前后信号的变化基本上几轮就能定位到是进位公式写错还是赋值方式不对。一个常见问题是仿真波形里输出信号出现毛刺或中间态。如果确认是组合逻辑和时序逻辑混用的问题优先检查always块的敏感列表如果所有代码都是纯组合逻辑那大概率是case语句分支没写全产生了锁存器。这种隐藏锁存器在综合时才会暴露仿真阶段往往只是输出异常排查起来特别费劲。3. 单周期CPU数据通路设计才是主战场3.1 先画图再写代码单周期CPU实验是整个课程的分水岭。很多人拿到实验任务就开始写代码写到一半发现模块之间的连线对不上痛苦返工。正确的打开方式是先画数据通路图再写顶层模块。数据通路里最核心的部件有这些PC寄存器、指令存储器IM、寄存器堆RegFile、ALU、数据存储器DM、立即数扩展模块、控制单元。不同指令会经过不同的路径但都是取指→译码→执行→访存→写回这个框架。比如lw指令需要从指令里取出16位立即数符号扩展成32位和寄存器堆读出的基址相加得到内存地址再读取数据存储器最后写回寄存器堆。而add指令不访问内存直接算完写回。画图的时候重点关注控制信号的流向。控制单元根据操作码和功能码输出RegWrite、ALUSrc、MemRead、MemWrite、MemToReg、Branch、Jump这一组控制信号。我当时习惯把所有信号起一个统一命名规则比如ctrl_RegWrite这样写代码时不容易搞混。3.2 模块划分与控制信号表代码组织上我建议一个模块一个文件顶层只做实例化和连线。底层模块包括pc.v、imem.v指令存储器、regfile.v寄存器堆、alu.v可以直接复用前面ALU实验的成果、dmem.v数据存储器、signext.v符号扩展、ctrl.v控制单元。顶层模块cpu.v做的事情就是声明一堆wire然后把这些模块按数据通路连起来。这个过程最考验耐心但也是理解CPU整体架构最好的机会。你把每条指令从程序计数器到寄存器堆写回的完整路径走一遍基本上就吃透了冯·诺依曼结构。控制信号表建议用表格整理答辩时老师问起来你也答得清晰指令RegWriteALUSrcMemReadMemWriteMemToRegBranchALUOplw111010加sw0101x0加add100000加beq0000x1减这张表看起来简单但每一列的取值都不是随便定的。比如ALUSrc1意味着ALU的第二个操作数来自立即数而非寄存器堆的ReadData2只有lw、sw这种带偏移的指令才需要。能在报告里把这个逻辑讲清楚比贴一百行代码都加分。3.3 单周期CPU的经典坑点寄存器堆的写使能信号。复位之后寄存器堆初始值是什么大部分Verilog实现里寄存器数组可以初始化为0但如果板子上的状态不定最好在复位信号里对RegFile进行循环清零。不然可能随机数里面有一个寄存器是非零的程序怎么跑都不对。beq指令的比较逻辑。用ALU做减法判断结果是否为0。这里要注意ALU输出Zero信号后和Branch控制信号做与运算才能决定是否要跳转。有的同学把Branch和Zero直接接到PC上忘了做与运算结果只要Zero1不管什么指令一律跳转堪称灾难现场。指令存储器和数据存储器分开。单周期CPU的指令内存和数据内存在地址空间上通常是分开的很多同学会想当然地用一个存储器搞定结果取指和访存同时访问就冲突了。4. 流水线CPU冒险处理决定你的分数天花板4.1 四个流水级寄存器是唯一的主线从单周期到流水线本质上是把一条指令的执行过程切成五段取指IF、译码ID、执行EX、访存MEM、写回WB每一段之间插入流水级寄存器。这四个寄存器是IF/ID、ID/EX、EX/MEM、MEM/WB。写流水线CPU时脑子里只能有一根主线让每个流水级寄存器每一拍都正确地把数据往后传。其余所有的控制信号、前递逻辑、stall和flush都是为了让这根主线在冒险场景下还能正常工作。流水线带来的最大问题就是冒险。结构冒险好理解就是两条指令同时抢同一份硬件资源数据冒险最常考比如上一条add的结果还没写回寄存器堆下一条sub就要读这个寄存器在单周期里不存在这个问题因为一条指令要在同一个周期内走完所有阶段但流水线里上一条指令的写回发生在WB段下一条指令读寄存器在ID段两者可能相遇在同一时刻出现脏读。4.2 转发、停顿与冲刷三种冒险的解法数据冒险的大部分情况可以通过转发forwarding解决。思路是与其等数据写回寄存器堆再从寄存器堆读出来不如直接从流水级寄存器的输出端捞数据。比如EX/MEM段的ALU结果可以直接forward到后一条指令的ALU输入端。我在实现时会根据ID/EX段寄存器里的源寄存器号和EX/MEM、MEM/WB段的目标寄存器号做比较匹配上了就替换ALU的输入源。但有一种情况转发救不了——load-use冒险。lw $t0, 0($t1)后面的指令紧接着要用$t0这时lw的数据要等访存结束后才有EX段根本拿不到。唯一的办法是暂停流水线一个周期也就是插入一条stall气泡等lw的数据进入EX/MEM寄存器后再转发过去。我当时是让ID/EX段寄存器全保持上一拍的值同时PC不更新。控制冒险也很麻烦beq和j这类跳转指令会改变PC但判断跳转要等到EX段甚至MEM段才算完后面已经取进来的指令就白取了必须flush掉。最简单的方案是让跳转判定提前到ID段计算目标地址和比较寄存器的逻辑都放到译码阶段把flush范围缩小到IF/ID寄存器。合理设置分支判定位置能显著减少流水线冲刷的次数这也是报告中一个很好的性能优化讨论点。4.3 仿真调试的实用技巧流水线实验的调试难度比单周期高一个量级我的经验是写一个专门的测试汇编程序不需要很长但要有意识地制造冒险场景。比如lw $t0, 0($t1) add $t2, $t0, $t3 sub $t4, $t5, $t0 lw $t6, 4($t1) beq $t6, $t0, target这段代码里有lw后紧跟使用load-use、ALU结果后读RAW、分支跳转控制冒险。跑一遍仿真看波形里是否出现了stall气泡表现为ID/EX寄存器内容保持不变和flush信号。调试时把所有流水级寄存器的内容全部拖进波形窗口一步步对照手册推导期望值。这个方法很笨但非常有效——每个信号的变化都与你的预期一致说明你理解对了有不一致就是查漏补缺的最佳切入点。我当时调通了流水线CPU之后再看408的计组真题里那些某条指令在第几拍被阻塞的题目几乎不用想就能写出来。5. 实验报告这样写验收答辩才不慌5.1 报告结构千万别变成代码粘贴板很多同学写实验报告就是把源码复制一份贴上几段仿真截图加一段实验结果符合预期就完事。这种报告在老师那里基本拿不到高分因为完全没有体现出你理解了设计的取舍。我推荐的报告结构是实验任务与目标用两三句话概括本次实验要做什么不要长篇复制题目。设计原理这部分要讲清楚为什么这样做。比如ALU实验讲超前进位相对行波进位的优势流水线实验讲冒险的来源和三类冒险的应对思路。核心模块说明不需要贴全部代码挑一两个关键模块讲设计思路配合关键代码片段和注释。重点是讲清楚每个模块的输入输出和控制信号的含义。仿真验证与结果分析放仿真波形截图但不要只放图要解释这个波形说明了什么。比如ALU实验指着进位输出变化说明组间串行进位链路正确流水线实验指着stall信号拉高的那一拍说明load-use冒险被正确处理。问题与思考这是拉开分数差距的部分。描述你在调试过程中遇到的一个坑以及排查思路。老师特别吃这一套因为这说明你做了深度思考而不是机械地跑通了代码。5.2 答辩高频问题与应对思路验收时老师常问的几类问题我总结一下为什么这里要加一个stall而不直接用forwarding答案要说清楚load-use冒险中数据在MEM段之后才有效EX段无法提前拿到。你的分支跳转是在哪个阶段处理的为什么要答出提前判断能减少控制冒险带来的flush开销但需要保证比较和地址计算逻辑在该阶段能完成。如果跳转目标和分支结果都依赖前面的lw指令你怎么处理这属于组合冒险既需要stall又需要flush能说清楚就说明你真的理解了流水线控制。控制信号的细节上为什么MemToReg要等MEM段之后才选因为MUX的数据来源之一是数据存储器输出不能提前。这些问题听起来有难度但只要你真的把数据通路图和流水线控制逻辑搞明白了回答起来就是顺理成章的事。千万不要死背答案老师一眼就能看出来你是不是学懂了。5.3 几个报告翻车点提醒波形截图没有标注关键信号。老师不会帮你数波形你标好箭头和注释是基本的读者体验。时序图乱画。如果要用波形图描述某条指令的执行过程保证周期边界对齐不用mermaid这类图手画或用工具画整齐的时序图。引用别人的代码不说明。部分同学会参考学长学姐或开源仓库的源码这没问题但报告里要写出哪些是自己设计、哪些是参考后理解改写的以及改进了什么。抄完代码却说全是自己写的答辩时一个追问就露馅了。结尾如果你现在正卡在某个实验上我的建议是先别怀疑工具也别急着换代码把各个模块的信号全部拉出来看一遍仿真波形。计组实验跟写业务代码完全不同它要求你对每一条指令、每一个时钟周期、每一根信号线都有清晰的预期做到没跑之前就知道最终结果长什么样。源码不是核心核心是你能在报告和答辩里把为什么这样设计讲明白。做完这一整套实验再看408或者其他学校的计组真题你会明显感觉到题目里那些讨论电路、周期、冒险的题一下子都有了画面感这正是这门课实验课最大的价值。本文还有配套的精品资源点击获取 计算机组成原理实验实战：从ALU到流水线CPU的设计与避坑指南
简介这份基于华中科技大学计算机学院课程的实验资源包面向计算机组成原理学习者、备考生及需要课程设计参考的本科生围绕数据表示、运算器ALU、存储器、CPU四个核心实验提供完整源码与实验报告助你通过动手实践吃透计算机硬件基础。压缩包共43个文件约8.7MB涵盖circ逻辑电路、asm/hex汇编与机器码、xlsx自动生成表、txt说明与日志、pdf指令手册以及jar/exe辅助工具等各类型对应不同实验环节便于按需取用。资源已有6303人浏览学习内容包含Logisim电路设计、微程序与硬布线控制器实现、MIPS指令手册、汇编工具及测试用例、16点阵字库处理、cache性能测试等实验报告也一并附上。既适合对照源码逐行理解数据表示与ALU原理也能借存储器与CPU实验掌握控制器、指令流水线等关键概念是系统提升硬件设计与调试能力的高质量参考资料。 计算机组成原理的实验源码和报告我在华科计算机学院整整折腾了一个学期从最简单的ALU到能跑MIPS指令的流水线CPU中间踩过的坑比写过的代码还多。最近看到不少学弟学妹在找这套实验的源码和报告模板也有外校考研408的同学私信问华科计组实验到底做到什么程度干脆把这一路的思路、代码架构和报告写法完整梳理一遍。这篇文章的价值不在于给你一份能直接交的源码而是帮你搞清楚每个实验背后的设计逻辑让你拿着这套思路去复现、去答辩、去应付老师的连环追问。1. 这门课到底在做什么——实验体系全景拆解1.1 从简单到复杂你会亲手造一台CPU很多人以为计算机组成原理是门背概念的理论课实际到了实验环节你是在用硬件描述语言一步步造一台能跑指令的CPU。华科的实验体系有一个很明显的递进关系先是数字逻辑基础实验再是ALU运算器、寄存器堆、存储器模块然后把这些模块拼成单周期CPU最后升级成多周期或流水线CPU。每一层都在复用上一层的成果那种攒机的感觉越到后面越强。我当时最直观的感受是前几周写ALU的时候觉得简单到了单周期CPU才发现真正的难点不是某个模块怎么写而是怎么把一堆模块的信号正确连起来让一条指令从取指到写回稳稳走完一个时钟周期。到了流水线阶段问题又从连对线变成了处理好冲突整个思维的复杂度完全不在一个量级。这里要特别说明一下教学指令集的选择。华科用的是MIPS指令集的子集常见的就是那几条lw、sw、add、sub、and、or、slt、beq、j。选择MIPS不是因为它最流行而是因为它指令格式规整三种类型R型、I型、J型解码逻辑清晰特别适合教学。学软件的同学可能会问我都写Java/Python了为什么还要跟我过不去我的看法是你不需要用Verilog去造一个x86级别的怪物但你至少要理解CPU执行一条指令的基本过程这会直接影响你对程序性能的判断力。比如为什么循环比递归快、为什么缓存命中率重要、为什么锁竞争代价高——根子都在计算机组成原理里。1.2 工具链准备仿真才是主战场这套实验的核心工具是Verilog FPGA开发板 仿真软件。开发板常见的有Xilinx的Basys系列或Altera的DE系列仿真用ModelSim或者Vivado自带的仿真器都行。我的建议是别急着下板先在仿真环境里把逻辑跑通。实验室里最常见的翻车场景就是——以为代码写对了直接烧到FPGA上结果LED灯忽亮忽灭又不知道是哪个信号出了错调试起来比仿真慢十倍。如果你手上暂时没有FPGA开发板想先跟着学一遍思路也可以先用C语言写一个简单的指令集模拟器。我之前见过一个不错的练手项目用C实现了一个能逐条解释执行MIPS指令的小模拟器内存和寄存器都用数组模拟。这么做的好处是你能完全控制执行流程对每一条指令的行为一目了然等理解了原理再切回Verilog就不会被硬件细节劝退。2. ALU实验组间串行进位的坑与源码思路2.1 为什么进位设计总在这里翻车ALU实验是整套实验的地基而组间串行进位几乎年年都有同学在这上面卡住。要理解这个设计得先回顾一下ALU的本质——它是一堆组合逻辑输入两个操作数根据控制信号输出运算结果。加法运算的关键在于进位如果每一位都从最低位逐级往上传递16位的加法在最坏情况下要等16级门延迟速度太慢。于是有了并行进位和组间串行进位的折中方案。组间串行进位的做法是把16位ALU分成4组每组4位组内用并行进位快速生成进位组与组之间再串行传递。这样既避免了一个大范围的超前进位电路面积爆炸又比全串行快了很多。让我用一个更生活化的类比组内并行进位就像一个小团队内部高效协作组间串行就像团队之间一个接一个传话虽然拉长了总链条但比全公司所有人排成一队传话快得多。具体到Verilog实现最容易踩的坑是进位生成函数G和进位传递函数P的计算。每个4位小组内部要分别算出G G3 P3*G2 P3*P2*G1 P3*P2*P1*G0和P P3*P2*P1*P0然后把上一组的进位C_in传给下一组。很多同学在写这个公式时要么少了一项要么在always块里把组合逻辑写成了时序逻辑结果仿真时进位信号一直不稳定波形乱成一团。正确的做法是纯组合电路用assign连续赋值语句不要用带时钟的always块如果要用always也必须是always (*)里面用阻塞赋值。我见过一个同学的代码把进位计算写在带posedge clk的块里结果进位晚了一整个时钟周期才到ALU结果完全对不上这种错误不看波形很难排查。2.2 源码设计思路与验证方法写ALU源码时我建议按这样的层次组织一个4位ALU子模块输入A[3:0]、B[3:0]、C_in输出S[3:0]、C_out、G、P。内部用超前进位实现。一个顶层16位ALU模块实例化4个4位ALU。第0组的C_in接外部进位输入第0组的C_out接第1组的C_in依此类推。最后一组的C_out就是整个16位加法的溢出进位。控制信号决定运算类型加、减、与、或、比较等等可以用mux或者case语句实现。这里我特别强调不要一开始就想用generate块玩花活。generate确实能简化重复实例化的代码但如果你对语法不熟调试时反而多一层认知负担。老老实实写4行实例化代码逻辑一目了然等经验足够再考虑优雅的写法。验证阶段只靠几个手写的测试向量是不够的。我当时写了一个testbench输入随机数和边界值组合比如16h7fff 16h0001、16hffff 16h0001、16h0000 - 16h0001每个case都核对进位输出和零标志位。这里也提醒一句一定要把进位输出C_out和零标志Zero引到顶层不然后面造CPU时beq指令的比较判断根本没法实现。2.3 仿真波形的排查技巧如果仿真结果不对不要急着改代码先把波形拉出来看。我用的是ModelSim操作习惯是把A、B、C_in、S、C_out这些关键信号全部加到波形窗口里单步跑一个测试向量。用肉眼对比每个时钟沿前后信号的变化基本上几轮就能定位到是进位公式写错还是赋值方式不对。一个常见问题是仿真波形里输出信号出现毛刺或中间态。如果确认是组合逻辑和时序逻辑混用的问题优先检查always块的敏感列表如果所有代码都是纯组合逻辑那大概率是case语句分支没写全产生了锁存器。这种隐藏锁存器在综合时才会暴露仿真阶段往往只是输出异常排查起来特别费劲。3. 单周期CPU数据通路设计才是主战场3.1 先画图再写代码单周期CPU实验是整个课程的分水岭。很多人拿到实验任务就开始写代码写到一半发现模块之间的连线对不上痛苦返工。正确的打开方式是先画数据通路图再写顶层模块。数据通路里最核心的部件有这些PC寄存器、指令存储器IM、寄存器堆RegFile、ALU、数据存储器DM、立即数扩展模块、控制单元。不同指令会经过不同的路径但都是取指→译码→执行→访存→写回这个框架。比如lw指令需要从指令里取出16位立即数符号扩展成32位和寄存器堆读出的基址相加得到内存地址再读取数据存储器最后写回寄存器堆。而add指令不访问内存直接算完写回。画图的时候重点关注控制信号的流向。控制单元根据操作码和功能码输出RegWrite、ALUSrc、MemRead、MemWrite、MemToReg、Branch、Jump这一组控制信号。我当时习惯把所有信号起一个统一命名规则比如ctrl_RegWrite这样写代码时不容易搞混。3.2 模块划分与控制信号表代码组织上我建议一个模块一个文件顶层只做实例化和连线。底层模块包括pc.v、imem.v指令存储器、regfile.v寄存器堆、alu.v可以直接复用前面ALU实验的成果、dmem.v数据存储器、signext.v符号扩展、ctrl.v控制单元。顶层模块cpu.v做的事情就是声明一堆wire然后把这些模块按数据通路连起来。这个过程最考验耐心但也是理解CPU整体架构最好的机会。你把每条指令从程序计数器到寄存器堆写回的完整路径走一遍基本上就吃透了冯·诺依曼结构。控制信号表建议用表格整理答辩时老师问起来你也答得清晰指令RegWriteALUSrcMemReadMemWriteMemToRegBranchALUOplw111010加sw0101x0加add100000加beq0000x1减这张表看起来简单但每一列的取值都不是随便定的。比如ALUSrc1意味着ALU的第二个操作数来自立即数而非寄存器堆的ReadData2只有lw、sw这种带偏移的指令才需要。能在报告里把这个逻辑讲清楚比贴一百行代码都加分。3.3 单周期CPU的经典坑点寄存器堆的写使能信号。复位之后寄存器堆初始值是什么大部分Verilog实现里寄存器数组可以初始化为0但如果板子上的状态不定最好在复位信号里对RegFile进行循环清零。不然可能随机数里面有一个寄存器是非零的程序怎么跑都不对。beq指令的比较逻辑。用ALU做减法判断结果是否为0。这里要注意ALU输出Zero信号后和Branch控制信号做与运算才能决定是否要跳转。有的同学把Branch和Zero直接接到PC上忘了做与运算结果只要Zero1不管什么指令一律跳转堪称灾难现场。指令存储器和数据存储器分开。单周期CPU的指令内存和数据内存在地址空间上通常是分开的很多同学会想当然地用一个存储器搞定结果取指和访存同时访问就冲突了。4. 流水线CPU冒险处理决定你的分数天花板4.1 四个流水级寄存器是唯一的主线从单周期到流水线本质上是把一条指令的执行过程切成五段取指IF、译码ID、执行EX、访存MEM、写回WB每一段之间插入流水级寄存器。这四个寄存器是IF/ID、ID/EX、EX/MEM、MEM/WB。写流水线CPU时脑子里只能有一根主线让每个流水级寄存器每一拍都正确地把数据往后传。其余所有的控制信号、前递逻辑、stall和flush都是为了让这根主线在冒险场景下还能正常工作。流水线带来的最大问题就是冒险。结构冒险好理解就是两条指令同时抢同一份硬件资源数据冒险最常考比如上一条add的结果还没写回寄存器堆下一条sub就要读这个寄存器在单周期里不存在这个问题因为一条指令要在同一个周期内走完所有阶段但流水线里上一条指令的写回发生在WB段下一条指令读寄存器在ID段两者可能相遇在同一时刻出现脏读。4.2 转发、停顿与冲刷三种冒险的解法数据冒险的大部分情况可以通过转发forwarding解决。思路是与其等数据写回寄存器堆再从寄存器堆读出来不如直接从流水级寄存器的输出端捞数据。比如EX/MEM段的ALU结果可以直接forward到后一条指令的ALU输入端。我在实现时会根据ID/EX段寄存器里的源寄存器号和EX/MEM、MEM/WB段的目标寄存器号做比较匹配上了就替换ALU的输入源。但有一种情况转发救不了——load-use冒险。lw $t0, 0($t1)后面的指令紧接着要用$t0这时lw的数据要等访存结束后才有EX段根本拿不到。唯一的办法是暂停流水线一个周期也就是插入一条stall气泡等lw的数据进入EX/MEM寄存器后再转发过去。我当时是让ID/EX段寄存器全保持上一拍的值同时PC不更新。控制冒险也很麻烦beq和j这类跳转指令会改变PC但判断跳转要等到EX段甚至MEM段才算完后面已经取进来的指令就白取了必须flush掉。最简单的方案是让跳转判定提前到ID段计算目标地址和比较寄存器的逻辑都放到译码阶段把flush范围缩小到IF/ID寄存器。合理设置分支判定位置能显著减少流水线冲刷的次数这也是报告中一个很好的性能优化讨论点。4.3 仿真调试的实用技巧流水线实验的调试难度比单周期高一个量级我的经验是写一个专门的测试汇编程序不需要很长但要有意识地制造冒险场景。比如lw $t0, 0($t1) add $t2, $t0, $t3 sub $t4, $t5, $t0 lw $t6, 4($t1) beq $t6, $t0, target这段代码里有lw后紧跟使用load-use、ALU结果后读RAW、分支跳转控制冒险。跑一遍仿真看波形里是否出现了stall气泡表现为ID/EX寄存器内容保持不变和flush信号。调试时把所有流水级寄存器的内容全部拖进波形窗口一步步对照手册推导期望值。这个方法很笨但非常有效——每个信号的变化都与你的预期一致说明你理解对了有不一致就是查漏补缺的最佳切入点。我当时调通了流水线CPU之后再看408的计组真题里那些某条指令在第几拍被阻塞的题目几乎不用想就能写出来。5. 实验报告这样写验收答辩才不慌5.1 报告结构千万别变成代码粘贴板很多同学写实验报告就是把源码复制一份贴上几段仿真截图加一段实验结果符合预期就完事。这种报告在老师那里基本拿不到高分因为完全没有体现出你理解了设计的取舍。我推荐的报告结构是实验任务与目标用两三句话概括本次实验要做什么不要长篇复制题目。设计原理这部分要讲清楚为什么这样做。比如ALU实验讲超前进位相对行波进位的优势流水线实验讲冒险的来源和三类冒险的应对思路。核心模块说明不需要贴全部代码挑一两个关键模块讲设计思路配合关键代码片段和注释。重点是讲清楚每个模块的输入输出和控制信号的含义。仿真验证与结果分析放仿真波形截图但不要只放图要解释这个波形说明了什么。比如ALU实验指着进位输出变化说明组间串行进位链路正确流水线实验指着stall信号拉高的那一拍说明load-use冒险被正确处理。问题与思考这是拉开分数差距的部分。描述你在调试过程中遇到的一个坑以及排查思路。老师特别吃这一套因为这说明你做了深度思考而不是机械地跑通了代码。5.2 答辩高频问题与应对思路验收时老师常问的几类问题我总结一下为什么这里要加一个stall而不直接用forwarding答案要说清楚load-use冒险中数据在MEM段之后才有效EX段无法提前拿到。你的分支跳转是在哪个阶段处理的为什么要答出提前判断能减少控制冒险带来的flush开销但需要保证比较和地址计算逻辑在该阶段能完成。如果跳转目标和分支结果都依赖前面的lw指令你怎么处理这属于组合冒险既需要stall又需要flush能说清楚就说明你真的理解了流水线控制。控制信号的细节上为什么MemToReg要等MEM段之后才选因为MUX的数据来源之一是数据存储器输出不能提前。这些问题听起来有难度但只要你真的把数据通路图和流水线控制逻辑搞明白了回答起来就是顺理成章的事。千万不要死背答案老师一眼就能看出来你是不是学懂了。5.3 几个报告翻车点提醒波形截图没有标注关键信号。老师不会帮你数波形你标好箭头和注释是基本的读者体验。时序图乱画。如果要用波形图描述某条指令的执行过程保证周期边界对齐不用mermaid这类图手画或用工具画整齐的时序图。引用别人的代码不说明。部分同学会参考学长学姐或开源仓库的源码这没问题但报告里要写出哪些是自己设计、哪些是参考后理解改写的以及改进了什么。抄完代码却说全是自己写的答辩时一个追问就露馅了。结尾如果你现在正卡在某个实验上我的建议是先别怀疑工具也别急着换代码把各个模块的信号全部拉出来看一遍仿真波形。计组实验跟写业务代码完全不同它要求你对每一条指令、每一个时钟周期、每一根信号线都有清晰的预期做到没跑之前就知道最终结果长什么样。源码不是核心核心是你能在报告和答辩里把为什么这样设计讲明白。做完这一整套实验再看408或者其他学校的计组真题你会明显感觉到题目里那些讨论电路、周期、冒险的题一下子都有了画面感这正是这门课实验课最大的价值。本文还有配套的精品资源点击获取