最近连续在推CPO预研项目的同事又跑到我工位上来问“这个光引擎返工到底能不能按芯片的标准做”。这个问题其实问了三年了答案还是那句话光电共封装CPO最大的难点从来不在“光”上而在光和电、封装和工艺、设计和制造的交界处。作为这个系列的第四篇前几篇把CPO的背景、系统框架和总体趋势聊得差不多了。这篇我打算从半导体电路设计的视角把从硅光引擎到交换芯片之间那些真正决定项目成败的细节拆开讲包括为什么要共封装、电芯片与光芯片怎么互连、基板怎么选、耦合怎么对、测试怎么排。全程用我踩过的坑说话。1.1 铜线上的“蝴蝶效应”SerDes功耗为什么会失控先聊一个最根本的推动力。以前我们做高速互连电信号在PCB上走几英寸甚至十几英寸都没有太大问题。到了56Gbps/lane那一代情况就开始变得微妙等到了112Gbps/lane铜线简直成了“电老虎”。高密度背板上信号经过连接器、过孔、走线损耗一路积累接收端看到的是一个严重闭合的眼图。为了把这个眼图重新打开发射端需要更强的均衡器接收端需要更先进的CTLE和DFE数字信号处理复杂度跟着上涨SerDes的功耗从几十毫瓦一路爬升到几百毫瓦。这里有个不太起眼却特别关键的物理事实PAM4相比NRZ信号幅度被压缩到原来的三分之一信噪比预算直接损失差不多9.5dB。这就像水管里的水压已经从高处降下来你还要在末端分出更细的水流结果必然是要么加大泵要么把管路缩短。等端口速度从单通道100G向200G甚至400G推进时单端口SerDes功耗可以达到十几瓦。一颗72端口的大容量交换芯片光SerDes就要耗掉上千瓦这已经不是散热能不能压住的问题而是功耗预算根本划不过来。所以业界开始认真考虑一件事能不能不要把电信号送那么远直接把光口挪到芯片封装里让电信号只走最短的几毫米路径。CPO的思路就此浮出水面。所谓光电共封装英文全称是Co-Packaged Optics核心动作是把光引擎与交换芯片或计算芯片放进同一封装基板让高速电信号在封装的“内部”完成电到光的转换然后在光纤里传输。它解决的痛点不是光学插拔是否方便而是“电信号路径太长、SerDes功耗太高、带宽密度拉不上去”这一连串连锁反应。1.2 CPO到底改了什么将光口从面板移向芯片封装传统的可插拔光模块比如QSFP-DD、OSFP光口在面板正前方交换芯片在PCB中央这中间的电信号要经过扇出布线、过孔、连接器、线缆再进模块。那条路径上每一寸都在消耗信号质量和功率预算。我们可以把这条路径比作一条城区早高峰的高架路每一个连接器是一个红绿灯每一条过孔是一处急弯跑几公里下来油耗自然高得吓人。CPO的思路是把“收费站”搬到芯片楼下。光引擎直接和交换芯片贴在同一个基板上电信号经再分布层或桥接芯片走极短的距离就到了光引擎的驱动与接收电路信号完整性压力大幅减轻。更重要的是CPO解决了带宽密度问题。面板空间是有限的可插拔面板的“I/O密度”有一个物理上限而把光端口以更高密度在封装表面展开相当于把整条高速公路从二维平面改成多层立体单位面积能跑的车自然更多。但这里要给个清醒的提醒CPO不是把所有SerDes都干掉而是把“长距SerDes”改成了“短距SerDes”。从交换芯片到光引擎之间仍然存在一段片内/基板上的高速互连SerDes功耗会下降但不会归零。设计时的目标通常是把整条链路的功耗从单端口十几瓦降到几瓦以内这已经是巨大的进步。1.3 三种技术路线横向对比可插拔、LPO与CPO我这两年经常被问到“CPO和LPO到底什么区别”准确说它们不是对立关系而是不同颗粒度的演进路线。我整理了一张常见对比表方便研发工程师和技术管理者快速建立判断框架。对比维度可插拔光模块LPO线性可插拔CPO光电共封装电光转换位置面板端模块内部面板端模块内部交换/计算芯片同封装基板高速电信号路径长跨越PCB、连接器长但没有DSP重新定时极短封装级互连信号处理能力模块内DSP提供完整CDR和均衡去掉DSP依赖主机芯片SerDes依赖主机芯片可降级为较短均衡单端口功耗较高相对较低最低维护性可插拔方便替换可插拔方便替换封装级维修困难带宽密度受面板空间限制受面板空间限制可在封装周围大幅扩展生态成熟度最成熟目前快速成长热门但标准化仍在推进LPO的优势在于改动最小仍然用可插拔模块只是去掉模块里的DSP和重定时器把主机芯片SerDes出来的信号直接调制到光上。它比传统可插拔省了DSP功耗但电信号仍然要走长路径。CPO则是结构性的改变把光引擎嵌入封装直接压缩电信号路径。二者并非互相替代的完美方案各自适用于不同带宽密度和可维护性需求的场景。选择的关键在于你是愿意承担封装良率与返修成本还是愿意保留光纤插拔的运营便利性。2.1 光引擎PIC调制器、探测器与波导的片上语言CPO里的光引擎核心是硅光芯片也叫PIC。很多人以为光引擎就是个“换了个地方的光模块”实际上它的内部结构完全是半导体器件的思路。在SOI衬底上做硅波导、调制器、探测器和耦合器整套器件可以借用成熟的CMOS代工平台来制造这是CPO能站住脚的工艺基础。调制器是光发射端的核心。目前工程上主流是两类一类是载流子耗尽型马赫-曾德尔调制器带宽够高、线性度好、对温度相对宽容在中长距离和相干场景常见另一类是微环调制器尺寸小、驱动电压低、功耗优势明显但它对波长和温度极其敏感谐振峰漂移是设计时需要重点处理的问题。我在早期项目里吃过微环的亏温度变化几度谐振点就跑偏光功率直接掉好几个dB后来只能把热调谐做成闭环代价是功耗和复杂度都上去了。接收端则主要是锗光电探测器。PIC通过片上波导把光信号送到锗区转化为电流这之后就是半导体电路设计的主战场。探测器产生的电流非常微弱需要紧挨着的TIA做低噪声放大。这也是为什么光引擎很少只有纯“光”结构它必然要有一个配套的电芯片EIC和PIC一起完成光电信号转换与放大。2.2 电芯片EICDriver和TIA的设计要求EIC一般包含两种关键电路发射端的Driver和接收端的TIA。Driver的作用是把主机芯片送来的高速电压信号转换成一串适合调制器的电压或电流摆幅。硅光调制器尤其是MZM常常需要较高的驱动电压来获得足够消光比这对Driver的摆幅能力和带宽都是考验。你可以把Driver理解成一个功率放大器只不过它输出的不是给喇叭的功率而是加在光波导上的电场。TIA那边则更棘手。探测器输出的是微安到毫安量级的电流信号TIA要把电流转换成电压并完成第一级放大同时还要保证带宽和噪声足够低。灵敏度和带宽是天然矛盾更宽的带宽会引入更多噪声而低噪声往往需要更大的功耗和面积。CPO场景下的TIA必须与PIC紧邻放置测试时光电联调比单一电芯片的调试复杂得多。EIC和PIC的集成方式可以是一体化设计也可以做成两个独立的Die再封装到一起。一体化设计在工艺上更难不同功能对工艺要求存在折中分开设计更灵活两边都能用自己的最先进工艺但封装互连复杂度上升。我们目前工程上更常见的还是PIC与EIC两芯片面对面互连这样电信号路径最短寄生参数最小为高频性能争取了宝贵的余量。2.3 互连基板有机基板、硅基板与封装形式选择光引擎和交换芯片都封装在基板上基板的选择决定了整个系统的信号、供电和散热行为。有机基板成本低、层数灵活但布线密度和翘曲控制有天花板硅基板也就是通常说的硅转接板/interposer能做到极细的线宽和线距适合高密度互连但成本高、尺寸受光刻限制。现在不少CPO方案选择把交换芯片和光引擎放在同一块有机基板两侧中间通过局部硅桥或高密度布线层互连兼顾成本与密度。封装形式决定了“共封装”的颗粒度。2.5D是比较常见的做法芯片并排放在转接板上通过微凸块和转接板实现互连3D则进一步把芯片垂直堆叠互连距离更短集成度更高但散热和测试难度也更大。选型时不能只盯着“谁的带宽大”还要看供应链能不能接受这个基板的制造良率、封装厂有没有对应产能以及后续返修策略如何制定。我见过一个项目在最开始就锁定了全硅转接板方案仿真时各项指标都很漂亮结果到了试产阶段发现大尺寸转接板的翘曲和良率完全hold不住整张基板的成本翻了好几倍最后不得不退回有机基板加硅桥的折中方案。这个教训告诉我先进封装设计必须在原理图阶段就把可制造性约束放进去。2.4 外置激光器与光源管理单元CPO方案里激光器的放置方式是最有争议的决策之一。光引擎本身对温度敏感尤其是硅光器件和调制器的性能随温度明显变化激光器更是怕热工作结温一高功率降低、波长漂移、寿命缩短。如果把激光器直接集成在光引擎封装内布局和散热压力会非常大返修成本也难以接受。所以当前很多CPO产品采用外置激光器方案光源集中放在一个独立光源管理单元里通过光纤把光功率分发给多个光引擎。这个“光源外置”的思路其实很讨巧激光器坏了不用拆整个封装热源也被移出光引擎关键区域同时一台交换设备可以由少量高功率激光器给大量光引擎供光光源利用率更高也允许引入冗余备份。缺点是需要更多的光纤布线路径激光器的对准和光功率分配设计变得复杂。光源管理单元里通常还有功率监测和锁定保护逻辑防止激光器因意外反射或功率异常造成损伤。这部分的半导体电路设计更像是“光电源管理”它不处理高速信号但负责整个光路系统的安全与稳定性。实际做系统级设计时这个模块的优先级往往被低估等到联调阶段才发现保护逻辑缺失导致光源烧坏才转身补课。3.1 微凸块、TSV与混合键合光与电如何“同住一个屋檐下”光引擎和交换芯片要在封装层面互连焊接和键合方式直接决定高频性能。第一代方案里很多用引线键合工艺简单成熟但引线自身的寄生电感和长度对高速信号极不友好只能用于频率较低或低速控制信号。真正承载高速数据的互连必须走更短、更宽、更规则的路径。于是有了微凸块和TSV的组合。微凸块让芯片可以倒装焊在基板或转接板上信号垂直下到基板通过RDL走线再连到目标位置TSV则打通了芯片或转接板的垂直通道让信号和电源可以从一面穿到另一面避免大范围绕线。追求极致性能时还可以用混合键合也就是在没有焊料的情况下让铜-铜直接键合间距可以做得很小寄生电容和电阻都很低。混合键合的代价是工艺精度要求极高表面平整度、颗粒污染控制任何一个环节出问题良率就会暴跌。实际设计时高速信号尽量走最短路径电源则要尽量多打一些平行过孔降低阻抗。我曾经在项目联调阶段发现某些通道的信号质量比隔壁差很多排查到最后原因是高速信号从凸块下来之后旁边刚好走了一排未接地孔的“哑巴过孔”形成了一条寄生谐振路径。这种问题在原理图仿真里不容易暴露但封装版图出来之后就是实打实的信号质量问题。3.2 高频传输路径与再分布层的信号完整性问题基板上的再分布层RDL是光与电汇合的重要通道也是信号完整性最容易翻车的地方。高频信号在RDL上走线宽、线距、参考层连续性、过孔stub等每一个细节都在影响阻抗和损耗。我在检查CPO封装版图时会尤其关注过孔背钻和反焊盘设计。常见的盲埋孔如果形成较长的stub在100GHz以上的频段会产生明显的谐振损耗眼图顶部和底部会出现振铃。过孔之间的串扰也是重灾区高速信号孔之间如果没有足够的地孔做隔离两根通道会出现耦合表现在多通道并行测试时就是相邻通道的信号完整性同时变差。另外一个容易忽略的点是返回电流路径。高速信号从来不是单独在信号线上跑它的返回电流会从最近的地平面流回源端。一旦地平面被分割或者过孔附近没有地过孔伴随切换返回电流就得绕远路实际上等效为在信号路径上串了一个大电感。我在调试时习惯用TDR去看阻抗突变的位置很多问题都能从TDR的幅度和极性变化上定位到具体是哪一层布线和哪个过孔区域引入了异常。3.3 耦合工艺边缘耦合与垂直耦合的权衡光和电的“接头”问题解决了接下来是光路本身怎么连上光纤。光纤阵列通常由多根光纤并排固定在V型槽中端面抛光后和光引擎上的耦合结构精确对准并固定。耦合方式可以粗略分为边缘耦合和垂直耦合两大类。边缘耦合是把光从芯片端面水平地耦合进波导耦合效率高、带宽大对准容差却在亚微米级对贴装设备和工艺控制要求都很高。垂直耦合通常用光栅耦合器光从芯片表面垂直或斜向进入对准容差更宽松可以做晶圆级测试但带宽和耦合效率存在上限对波长也相对敏感。在设计初期我们经常因为“边缘耦合效率高”而一头扎进去但忽略了光栅耦合在测试和返工上的便利性。其实很多成功的CPO产品选的是混合策略关键通道追求低损耗用边缘耦合测试和监控通道用光栅最大化工程弹性。耦合对准的误差预算必须在设计阶段就分给光纤阵列制备、芯片贴装和基板翘曲各个环节。我的经验是不能把所有容差都压给最后的贴装设备否则到了样机阶段小小的基板翘曲就能吃掉全部误差预算耦合损耗超标。项目上最合理的方式是把误差预算做一个自上而下的分配每个环节都留下可量化的监控点。3.4 功耗密度、热膨胀与激光器温控的连锁设计CPO是一个热敏感度极高的系统。激光器需要恒温和低热阻环境硅光调制器和探测器也随温度漂移尤其是微环调制器温度变化一度工作点就会有明显偏移。而交换芯片本身又是高功耗芯片热源就在光引擎旁边这种“一边发热、一边怕热”的格局要求热设计必须非常精细。封装级设计里我们通常会在基板布局时把高功耗的交换芯片和光引擎之间做热隔离带必要时引入微流道或均热板把交换芯片的热量快速带离光引擎区域。对激光器则可能加入TEC热电制冷器通过闭环温度控制把激光器结温钉在固定值。但TEC自身也耗电还要散热在功耗预算里是一笔不可忽视的开销。热仿真和电热耦合分析在CPO项目里不是可选项而是必选项必须在原理图阶段就建好模型。电源完整性同样受热影响。高温会导致导体电阻上升IR drop变大进而影响TIA和Driver的供电电压精度。许多高速放大器的电源抑制比有限电源上一点点纹波都会串到输出信号里。所以CPO封装的电源设计不仅要满足稳态压降要求还要考虑瞬态电流变化下的噪声预算。这些工作在项目计划里要提前排进去留出多轮仿真迭代的时间。4.1 Known Good Die光电共存下的良率焦虑先进封装的良率焦虑在CPO项目里格外明显。一颗交换芯片Die本身已经没有便宜货再叠加光引擎Die、基板、光纤阵列任何一个环节不良都会造成整个封装体报废。拆一颗封装做失效分析的代价远高于单纯换一颗芯片所以“Known Good Die”的理念在这里被推到了极致。问题是光电芯片的裸片级测试比纯电芯片难得多。电芯片可以在晶圆上通过探针卡完成大部分测试光引擎则需要光接口才能真实表征性能。晶圆级光学测试需要把光耦合进未被封装切割的芯片常见做法是用垂直耦合光栅实现探针光学对准这就回到上一节提到的耦合方式选择。所以很多CPO产线的测试策略是先用低成本的晶圆级光栅测试完成PIC的初筛再做封装级边缘耦合的最终测试用两级测试摊薄测试成本、提高整体良率。我在评估代工厂时非常关注“PIC Known Good Die测试覆盖率”这个指标。有些供应商只承诺最终模块良率不愿意做裸片级筛选一旦最终良率不稳根本不知道问题出在PIC还是封装环节整个项目就得停摆。设计阶段就要和封装厂、测试厂把可测性设计一起讨论清楚哪些点可以测试、用什么探针、测试时间多久这些直接决定量产节奏。4.2 光电联调测试先点亮还是先通信号CPO样机测试和传统光模块调试完全不同。传统可插拔模块可以先把模块点亮、做环回、再挂到系统里跑CPO则必须先保证封装体和基板都正常供上电再逐级把光路和电路“唤醒”。我的调试习惯是先做电源和低速控制通道检查。确认所有芯片都正常上电、I2C或SPI能访问、各点电压没有异常再打开激光器输出。接着用光功率计检测各个端口的出光功率和波长看看光源管理是否正常然后才进入高速信号测试先做PRBS误码测试再用示波器观察眼图最后压到系统级业务流量。我踩过一个坑一上来就直接用误码仪打高速信号结果误码率很高排除了半天才发现某颗TIA的供电电压在瞬态压降下低于规格值导致增益不稳定。这种问题如果按“先低速后高速、先电源后信号”的顺序来排查能在几分钟内定位到而不是在高速链路上反复猜。现在我把这份调试顺序固化成团队的检查清单任何CPO样机都必须按这个顺序验证防止“带电乱试”浪费时间。4.3 设计工具、工艺平台与产业链协同CPO设计不是单点工具能完成的。光学仿真、电磁仿真、热仿真、机械结构仿真每一类都有一套专业软件而它们之间的数据交换是项目里最容易被低估的工作量。光引擎的波导参数会影响调制器电学模型电学模型的寄生参数又会反馈给封装信号完整性仿真热仿真结果则会改变激光器的工作点与波长。把这条数据链打通比在很多个软件里分别“跑得非常漂亮”更重要。工艺平台的选择同样需要提前锁定。硅光代工、先进封装、光纤阵列供应商、测试设备商每一环都要在项目早期就介入。我遇到过最痛苦的情况是设计已经冻结光纤阵列供应商却告知最小弯曲半径导致光路无法按当前布局走线整组设计推倒重来。产业链协同不是“有问题再找厂商”而是从系统规格定义阶段就把各环节的工艺限制写进设计规则。EDA与仿真工具的选型也要考虑供应链习惯。工具再先进如果代工厂不认它的模型或者测试设备厂商不提供对应的数据接口仿真做得再漂亮也无法落地。我们的做法是让仿真团队和封装厂测试团队共用一套“统一数据库”所有模型、版图、测试结果都从这个库里流转避免各搞一套最终对不上。5.1 激光器的“短命”问题回流焊与热预算激光器的可靠性和高温是死敌。很多人以为激光器只要选了好供应商就没问题但CPO场景里激光器要经历回流焊、底填料固化、多次返修加热每一次热冲击都在消耗寿命。我们曾经在可靠性测试中发现经过标准回流焊流程后部分激光器的阈值电流漂移远超规格书标称值。后来分析是封装过程的热历史和激光器芯片原有应力的叠加效应。解决方案不复杂但需要严格执行把激光器尽可能放在封装流程的后段再贴装或者用低峰值回流曲线来焊接装有激光器的组件。更重要的是要在设计阶段就定义清楚“激光器热预算”——从芯片到封装、从回流焊到系统工作的整个过程里激光器累计承受的热历史不能超过供应商给的上限。很多研发团队只考虑工作状态温度忽略了制造过程的热预算这会导致出厂测试全部通过、几个月后激光器批量失效的惨剧。5.2 FAU对准漂移与耦合损耗波动光纤阵列FAU和光引擎的对准是CPO装封里最“玄学”的部分。贴装时明明对准得很好经过温度循环和老化之后耦合损耗却慢慢上涨这背后通常是胶水固化收缩和材料热膨胀不匹配造成的微米级位移。光波导的模场直径往往只有几个微米哪怕零点几微米的偏移耦合损耗也会有明显变化。经验做法是在结构设计上尽量让FAU与芯片之间的胶层薄而均匀并选择固化收缩率更低的胶水在工艺上点胶后进行预固化再施加UV固化最后再做热固化分步减少应力释放。关键是要做充分的温度循环测试把FAU对准漂移量测出来反推回到工艺参数优化。我见过一个团队为了追求进度跳过可靠性摸底结果在整机测试阶段出现间歇性丢包全家加班查了一周才发现是FAU在高温下漂移导致接收光功率刚好卡在灵敏度临界值附近。5.3 测试成本为什么降不下来CPO的测试成本比传统光模块高一个数量级这是很多项目立项时低估的。光电联调需要同时驱动高速电信号和光信号测试治具要经过精心设计测试时间也因为温度循环、老化、多通道依次校准而被拉得很长。再叠加每次测试可能损坏样品的风险整个测试预算非常容易超支。降本的核心是“越早测越好”。晶圆级多测一些参数封装前就淘汰不良品封装后测试则尽量用并行测试技术一次性完成多通道校准。同时可以建立分级测试策略研发阶段用完整测试覆盖所有指标量产阶段则只测试关键参数减少无效工时。最终目标是让测试成本和良率之间找到平衡点而不是一味追求最高测试覆盖率。5.4 几个真正改变项目走向的经验教训如果只能分享几条心法我会挑这三条。第一条误差预算必须从上到下分干净。光引擎耦合容差、FAU对准容差、基板翘曲容差、贴装设备精度每一项都要有明确数字并且不能想当然地给某一环留“宽裕”。我见过很多次项目在最后整合时发现单个环节都在规格内但叠加起来就是超标。解决方式是在设计阶段就做蒙特卡洛分析把每个环节的公差输入进去看最终耦合分布的P99在哪里而不是只看均值。第二条热设计和信号设计要同步做不能等版图完成了再补散热。尤其在CPO这种结构里热源和光敏器件紧紧挨着热路径与电互连路径相互交织任何一方改动都牵动另一方。我们现在的流程是每周开一次“电-热-光”三方联合评审把版图改动、热仿真结果、光谱漂移数据放在一起看早期就发现问题。第三条不要迷信单一供应商的“标准方案”。CPO还在快速演进期不同代工厂、不同封装厂、不同光源厂商之间的接口标准尚未完全统一。先用一套看起来最成熟的方案快速打样再用两个备份方案并行验证可以有效降低供应链风险。这个行业真正的护城河不是某个独家器件而是把光、电、热、工艺、测试拧成一股的设计体系。对我来说CPO最迷人的地方也在这里它逼着你从一颗芯片的眼光里抬起头来学会用整个系统的尺度思考问题。光电共封装不是芯片设计、封装设计或光通信任何一个单点学科的延续而是所有这些学科的重新捏合。工程上被磨得越多反而越觉得这条路值得走下去。