简介西工大数字电子技术实验完整资料包面向西工大及同类院校学习数电实验的本科生解决实验报告撰写、代码调试与结果验证的全流程需求。资源共702个文件压缩包约29.98MB核心文件类型包括硬件描述语言源码、Quartus工程文件、仿真波形、实验报告文档等便于还原实验环境与复用设计。目前已有506人学习下载。资料覆盖逻辑门、组合逻辑、时序逻辑、存储器及FPGA等核心实验主题报告按实验目的、原理、设备、步骤、结果分析和结论完整组织代码注释清晰截图含仿真波形与实验装置照片可直观对照操作流程。对于正在完成数电实验课程或准备相关竞赛/课程设计的学生这套资料能显著提升动手能力与排错效率是一份高价值的参考资料。西工大数电实验从报告排版到代码调试的通关笔记又是数电实验。我说的是西北工业大学那块板子、那套软件、那些让人又爱又恨的下载线。很多学弟学妹第一次拿到实验指导书就开始慌报告怎么写代码从哪下手仿真波形图截一堆到底有没有用这篇东西就是把我自己踩过的坑、总结出来的方法全部摊开讲给马上要做数电实验的你一个可以照做的路线图。先说清楚这篇文章不讲具体的某个实验答案而是讲一套通用的方法论。不管是三人表决器、计数器、交通灯还是数字钟思路完全通用。核心解决三件事实验报告怎么写到让老师挑不出毛病、Verilog代码怎么写才能一次通过、截图怎么截才能成为报告里的加分项。实验报告、代码、截图这三件套搞定了数电实验这门课基本就拿捏了。1. 实验报告的黄金框架把设计思路写得像一层层剥洋葱如果你以为实验报告就是把实验指导书的原理抄一遍、代码贴一遍、波形图扔几张上去那就太天真了。我见过太多人实验做完了、代码跑通了最后报告分数却很低。原因只有一个报告里看不到你自己的思路。1.1 报告的核心不是做了什么而是怎么想到这么做数电实验报告最容易犯的毛病就是写成了代码说明书。整页整页贴Verilog代码然后下面配一句本实验实现了一个计数器功能。这种报告老师看一眼就知道你没有真正理解设计过程。正确写法是在每一部分都体现需求→拆解→实现→验证这条逻辑链。比如实验要求设计一个同步十进制计数器你不能上来就写用always块实现而是先分析十进制计数意味着计数范围是0到9需要4位二进制数表示同步意味着所有触发器共用一个时钟计数到9之后要回0并产生进位信号。这三句话写清楚后面所有代码都是顺着这个思路自然流出来的。往细了说每一段设计描述都应该回答三个问题为什么选这个方案这个方案的关键点在哪里如果换一种方案会有什么不同哪怕你只是用因为指导书要求用D触发器这种理由都要比什么都不写强得多。1.2 原理图不等于抄图重在标注和信号流向报告里画原理图很多人的做法是把Multisim或者Quartus里的图截图贴上去就完事。这又是一个扣分点。原理图的价值在于读者能不能只看图就理解整个电路的工作过程。我个人的习惯是画完原理图之后用箭头在图上标出数据流向用文字框注明每个模块的作用。比如一个秒计数器我会在时钟分频模块旁边标注将50MHz系统时钟分频为1Hz秒脉冲在计数器模块旁边标注60进制个位逢十进一十位逢六清零。这些标注比图本身更值钱因为它展示了设计者对整个系统工作过程的理解。如果是用代码实现的电路画原理图的时候可以画模块级框图而不是去画门级电路。框图的粒度控制在一个模块一个框框里面写清楚接口信号框之间画清楚连线关系。这样的图拿到报告里配合文字描述就是非常高质量的呈现。1.3 测试与结果分析把波形图变成能说话的论据这部分是报告里最不能糊弄的。老师看你的仿真波形重点不是看有没有波形而是看你有没有针对关键功能做针对性测试。同样是计数器全覆盖地测试0到9每一个状态和只截一段看起来像在计数的波形含金量完全不一样。我会在仿真测试里特意构造几个边界情况计数到最大值时进位信号是否正确拉高清零信号到来时是否所有输出同时归零使能信号无效时计数器是否保持不动。这些边界情况全部覆盖到然后在每一幅波形图下面写一两句分析指出波形证明了哪个功能点。你甚至可以故意在报告里写经测试发现在异步清零信号有效后输出经过约1ns的传输延迟才完全归零符合预期这种话一说出来老师就知道你是真做了实验的人。2. Verilog代码从零写到下载模块化是唯一的捷径坦白讲数电实验的代码量都不大最大的也就是交通灯控制器、数字钟这种百来行的规模。但代码量小不代表不容易出错。我见过太多人死在同一个地方所有功能写在一个always块里信号命名随心所欲改一处bug引出三处新bug。2.1 自顶向下拆模块每个模块只干一件事即使是一个简单的实验我也强烈建议拆成顶层模块加功能子模块的结构。以交通灯控制器为例顶层模块只管接口例化下面拆成时钟分频模块、状态控制模块、计时模块三个子模块。每个子模块只做一件事分频模块负责产生1Hz基准时钟状态控制模块负责主路和支路的灯色切换逻辑计时模块负责倒计时数值的生成。模块化最大的好处是调试方便。仿真出问题的时候你可以先单独测分频模块确认输出时钟周期正确再单独测状态机看状态跳转是否符合预期最后联调看整体功能。如果所有代码揉在一起出问题的时候根本不知道是哪里出了问题只能瞎猜。接口信号命名也要有规律。我习惯用模块名_信号名的格式比如cnt_en表示计数器使能state_main表示主路状态。命名清晰比注释更有效因为注释会过期但信号名会一直跟着代码走的。2.2 时序逻辑的三个要点时钟、复位、边沿写时序逻辑代码的时候我会先停下来想三件事这个模块用什么时钟是高电平复位还是低电平复位用了哪些信号作为边沿敏感信号这三个问题想清楚了代码框架就是固定的。时钟通常用clk表示复位用rst_n表示低电平复位边沿统一用posedge clk触发。这里有一个非常关键的细节always块里要么只写时序逻辑带时钟的要么只写组合逻辑不带时钟的不要混在一起写。很多人图省事在同一个always块里既有时序赋值又有组合赋值结果综合出来的电路完全不是预想的效果而且极难排查。组合同步的写法有一个例外就是触发器的异步复位。always (posedge clk or negedge rst_n)这种写法是允许的而且很常见。但你要清楚异步复位信号是直接作用于触发器的复位端不经过时钟同步的。如果复位信号本身有毛刺就可能引发误复位。所以实验板上的按键复位强烈建议先在顶层模块里做一次同步处理再进到各个子模块。2.3 仿真验证的完整流程从Testbench到波形检查代码写完不要急着上板先把仿真跑通。我见过太多人程序下载到板子上灯不亮然后调一晚上都不知道原因。其实很多问题在仿真阶段就能暴露出来。Testbench的写法很模板化例化被测模块 → 生成时钟信号 → 生成复位信号 → 生成输入激励 → 设置仿真结束条件。关键在输入激励的设计也就是上面提到的边界情况测试。另外仿真结束条件一定要写不然ModelSim会一直跑下去。我一般用#10000 $stop;这种写法仿真到10微秒自动暂停。仿真跑完之后不要只看波形对不对要对着需求逐项检查。比如计数器就把波形上每一位的变化单独拉出来看确认是BCD码而不是普通的二进制码再检查进位信号是否只在9→0的时刻拉高。仿真波形的最大价值就是帮你把逻辑想清楚确认逻辑没问题的前提下再上板上板出问题的时候才能聚焦在硬件相关的因素上。3. 截图的处理和呈现让你的仿真波形会说话很多人忽略截图这个环节觉得波形出来了截图不就是右键另存为嘛。其实截图质量直接影响报告的专业度。一张排版混乱、信号名看不清、时间轴标注缺失的波形图在老师眼里等于没做仿真。3.1 ModelSim/Quartus仿真波形怎么截才有效首先说一个原则截图之前先想清楚这张图要证明什么。然后调整波形窗口让被证明的内容占据画面的主体。不要随手截一张密密麻麻全是信号的图然后指望老师在几十条信号里自己找重点。合理操作是在波形窗口里右键选中要显示的信号把与当前测试点无关的信号隐藏掉。比如要证明进位信号正确就只显示时钟、计数输出和进位信号。然后调整时间轴的缩放把关键跳变的沿放在画面正中间。信号显示进制也要设置好计数器的数字信号切成十六进制或十进制显示比默认的二进制位串直观得多。还有一个细节波形窗口的背景色和信号颜色。默认配置一般是黑底彩色线直接贴到word文档里也能看但如果想让打印效果更好可以把背景切换成白底。ModelSim里在波形窗口的View菜单里改Waveform style就行黑白打印的时候不会出现一片黑疙瘩。3.2 实物板卡的拍照与标注如果你做的是需要下载到FPGA开发板的实验切勿忘记拍实物照片。但实物照不是拍一张板子就行要让人看得懂哪个现象对应哪个设计功能。拍照前先整理一下板卡乱七八糟的杜邦线先梳理好下载线规则地接到一侧。拍摄角度要能看清数码管或者LED的状态如果板载显示太小可以拍特写。一张全景图展示整体接线一张特写图展示关键显示内容。两张图都插入报告后在图片下面用文字标注清楚板上展示的是哪个功能状态、预期数字是什么、实测数字是什么。比如数字钟实验走到59秒位置特写拍到数码管显示59旁边再配一句测试说明这就是非常有说服力的实验证据。3.3 截图在报告中的排版技巧图片插到报告里尺寸不要一个模板走天下。波形图这种横向内容多的可以适当加宽实物照片这种可能要展示细节的可以放大到半页模块框图这种信息量适中的控制在页面的三分之一左右。每张图都要有图题图题格式统一用图X 描述的形式比如图4 计数器进位信号仿真波形。图题放在图的下方居中对齐。更重要的是正文里一定要有对图的引用如图4所示当计数值达到9时进位信号由低电平跳变为高电平。没有正文引用的图一律视为凑数图会拉低报告评价。4. 上板调试最容易翻车的三个环节引脚、抖动和显示刷新代码仿真通过万事俱备只欠下载别高兴太早。从仿真世界到物理世界之间还隔着引脚分配、信号抖动、外设时序这几道坎。这里把最容易出问题的三个环节单独拉出来说。4.1 引脚分配错一个满盘皆输Quartus里面引脚分配是一个纯手工活没有任何智能提示。系统时钟接在哪个引脚、按键接在哪个引脚、数码管位选和段选接在哪组引脚全部要以板卡手册为准一个一个手动填。最容易犯的错误有两个一是看错手册把两个信号交换了位置二是分配了引脚但忘记保存并重新编译。我自己吃过大亏之后总结出一个固定流程先打开板卡原理图PDF把需要用到的引脚全部列在一个表格里列出信号名、引脚编号、网络名三列然后打开Quartus的Pin Planner逐个核对填入填完之后用Report里的Pin-Out File再对一遍确认无误再重新编译。这个流程看起来很笨但确实能避免百分之九十九的引脚错误。4.2 按键处理不会消抖的实验等于没做实验板上的机械按键在按下和松开的瞬间会产生毫秒级的抖动如果直接把按键信号接入时序逻辑的敏感信号或作为时钟使用会导致触发器被反复触发现象就是计数乱跳。我在早期做实验的时候就遇到过按一次按键计数器跳好几个数的情况。正确解法是加消抖逻辑。最常用的方法是延时采样检测到按键电平变化后延时20毫秒左右再采一次电平如果两次电平一致才认为按键有效。实现方式可以用一个计数器对系统时钟分频计时。在代码里我习惯把按键消抖封装成一个独立模块顶层例化用即可。注意消抖延时的长度要合适太短消不掉抖动太长影响连续按键的操作手感。4.3 数码管动态扫描刷新率是唯一的主宰多位数码管的显示几乎都是动态扫描实现的在任何时刻只有一个数码管被点亮轮流点亮每一位利用人眼的视觉暂留效应看起来是几位同时亮。这个方案本身没问题问题出在刷新率上。扫描频率太低数码管会肉眼可见地闪烁太高则会因为每一位的导通时间太短导致亮度不足。我自己测试下来每位扫描频率在1kHz到2kHz之间比较合适也就是说如果有4位数码管整个扫描周期在2kHz到4kHz左右。用50MHz系统时钟实现这个频率只需要一个分频计数器很容易实现。另外注意每一位的显示数据要先准备好扫描到哪一位就把哪一位的数据送上段选总线这个数据选择逻辑用case语句写最方便。5. 时间管理和实验流程如何一晚上高效完成一个实验西工大的数电实验一般给一到两周时间听起来充裕但实际上很多同学都是到了最后两三天才开始动手然后一熬就是两个通宵。我自己也经历过这个阶段后来摸索出一套能够稳定驾驭的节奏这里分享给你。5.1 设计阶段花的时间其实可以压缩拿到实验指导书之后先花半小时通读弄清楚实验要求的功能点和不要求的功能点。什么叫不要求的功能点比如实验要求实现一个12小时制的数字钟那么是否要支持校时是否要支持12/24小时切换这些在指导书里没提的默认不做。功能边界确定之后直接画模块框图。这一步真的很重要因为它能逼着你想清楚整个系统的数据流。框图画好了代码就是照着框图填内容。我见过很多同学上来就开始敲代码结果写到一半发现模块划分不合理推倒重来。先设计后编码看似多花了半小时实际上能省下后面至少两个小时的返工时间。5.2 仿真阶段多花时间上板阶段就能少熬夜仿真不要只跑一遍看有没有波形就收工。正确的做法是写一个比较完整的Testbench把主要功能点和边界情况都测试一遍。这一步很枯燥但是值得的。仿真全部通过之后再上板。上板之后如果现象不对先回想一个问题仿真里面这一步是对的吗如果仿真对而实测不对问题大概率出在硬件相关的环节——引脚分配、时钟频率、复位信号、外设时序等。如果仿真就不对那就老老实实回ModelSim里改代码不要指望上板调试能看出来仿真看不到的逻辑错误。5.3 报告写作的最佳时机实验做完当天千万不要等实验全部做完之后再开始写报告。实验做完了手头有波形图有实物照趁热打铁马上写报告。这时候每一个设计决策、每一处调试经历都在脑子里写起来又快又充实。拖到第二天细节就开始模糊了拖到交报告前一天就真的只能对着代码脑补了。我自己的习惯是实验做完当晚就把报告框架搭好该贴的图全部贴好文字只写个大概然后隔一天再补细节和润色。这样写出来的报告质量和一次性写完的完全不在一个层次上因为很多当时觉得理所当然、事后回想才能发现的妙处是隔了一天之后写出来的。6. 一个老学长的几个额外叮嘱最后再说几个比较零碎但很重要的点。第一实验数据不要造。数电实验的仿真和实物结果都是可以复现的老师随便抽查一个状态就能判断你是不是真的做过。与其造假不如老老实实承认哪个部分尝试过但失败了很多老师反而会因为你的诚实和正确分析失败原因而给高分。第二代码命名和注释用英文。这不是崇洋媚外而是中文注释在某些版本的编辑器里会出现编码问题乱码之后对报告质量的影响很大。变量命名用count、state、clk_div这种通用的英文名注释也尽量用英文或中英混合别留着写了一半的中文注释。第三Quartus的编译警告要看。很多人一看到Warning就自动忽略其实很多警告是指明了实际问题的。比如inferred latch说明组合逻辑里产生了意外的锁存器output port has no driver说明某个输出信号根本没被赋值。花五分钟看一下编译报告里的警告列表能提前排除掉很多上板才会暴露的问题。做数电实验说到底就是一个把抽象逻辑变成物理现实的过程。从公式到代码从代码到波形从波形到实物现象每一步都有它自己的逻辑和坑。希望这份笔记能帮你少走一些弯路把时间花在真正有意思的地方——看着自己设计的电路在板子上跑起来的那一刻还是挺有成就感的。本文还有配套的精品资源点击获取 西工大数电实验通关笔记：从报告排版到代码调试
简介西工大数字电子技术实验完整资料包面向西工大及同类院校学习数电实验的本科生解决实验报告撰写、代码调试与结果验证的全流程需求。资源共702个文件压缩包约29.98MB核心文件类型包括硬件描述语言源码、Quartus工程文件、仿真波形、实验报告文档等便于还原实验环境与复用设计。目前已有506人学习下载。资料覆盖逻辑门、组合逻辑、时序逻辑、存储器及FPGA等核心实验主题报告按实验目的、原理、设备、步骤、结果分析和结论完整组织代码注释清晰截图含仿真波形与实验装置照片可直观对照操作流程。对于正在完成数电实验课程或准备相关竞赛/课程设计的学生这套资料能显著提升动手能力与排错效率是一份高价值的参考资料。西工大数电实验从报告排版到代码调试的通关笔记又是数电实验。我说的是西北工业大学那块板子、那套软件、那些让人又爱又恨的下载线。很多学弟学妹第一次拿到实验指导书就开始慌报告怎么写代码从哪下手仿真波形图截一堆到底有没有用这篇东西就是把我自己踩过的坑、总结出来的方法全部摊开讲给马上要做数电实验的你一个可以照做的路线图。先说清楚这篇文章不讲具体的某个实验答案而是讲一套通用的方法论。不管是三人表决器、计数器、交通灯还是数字钟思路完全通用。核心解决三件事实验报告怎么写到让老师挑不出毛病、Verilog代码怎么写才能一次通过、截图怎么截才能成为报告里的加分项。实验报告、代码、截图这三件套搞定了数电实验这门课基本就拿捏了。1. 实验报告的黄金框架把设计思路写得像一层层剥洋葱如果你以为实验报告就是把实验指导书的原理抄一遍、代码贴一遍、波形图扔几张上去那就太天真了。我见过太多人实验做完了、代码跑通了最后报告分数却很低。原因只有一个报告里看不到你自己的思路。1.1 报告的核心不是做了什么而是怎么想到这么做数电实验报告最容易犯的毛病就是写成了代码说明书。整页整页贴Verilog代码然后下面配一句本实验实现了一个计数器功能。这种报告老师看一眼就知道你没有真正理解设计过程。正确写法是在每一部分都体现需求→拆解→实现→验证这条逻辑链。比如实验要求设计一个同步十进制计数器你不能上来就写用always块实现而是先分析十进制计数意味着计数范围是0到9需要4位二进制数表示同步意味着所有触发器共用一个时钟计数到9之后要回0并产生进位信号。这三句话写清楚后面所有代码都是顺着这个思路自然流出来的。往细了说每一段设计描述都应该回答三个问题为什么选这个方案这个方案的关键点在哪里如果换一种方案会有什么不同哪怕你只是用因为指导书要求用D触发器这种理由都要比什么都不写强得多。1.2 原理图不等于抄图重在标注和信号流向报告里画原理图很多人的做法是把Multisim或者Quartus里的图截图贴上去就完事。这又是一个扣分点。原理图的价值在于读者能不能只看图就理解整个电路的工作过程。我个人的习惯是画完原理图之后用箭头在图上标出数据流向用文字框注明每个模块的作用。比如一个秒计数器我会在时钟分频模块旁边标注将50MHz系统时钟分频为1Hz秒脉冲在计数器模块旁边标注60进制个位逢十进一十位逢六清零。这些标注比图本身更值钱因为它展示了设计者对整个系统工作过程的理解。如果是用代码实现的电路画原理图的时候可以画模块级框图而不是去画门级电路。框图的粒度控制在一个模块一个框框里面写清楚接口信号框之间画清楚连线关系。这样的图拿到报告里配合文字描述就是非常高质量的呈现。1.3 测试与结果分析把波形图变成能说话的论据这部分是报告里最不能糊弄的。老师看你的仿真波形重点不是看有没有波形而是看你有没有针对关键功能做针对性测试。同样是计数器全覆盖地测试0到9每一个状态和只截一段看起来像在计数的波形含金量完全不一样。我会在仿真测试里特意构造几个边界情况计数到最大值时进位信号是否正确拉高清零信号到来时是否所有输出同时归零使能信号无效时计数器是否保持不动。这些边界情况全部覆盖到然后在每一幅波形图下面写一两句分析指出波形证明了哪个功能点。你甚至可以故意在报告里写经测试发现在异步清零信号有效后输出经过约1ns的传输延迟才完全归零符合预期这种话一说出来老师就知道你是真做了实验的人。2. Verilog代码从零写到下载模块化是唯一的捷径坦白讲数电实验的代码量都不大最大的也就是交通灯控制器、数字钟这种百来行的规模。但代码量小不代表不容易出错。我见过太多人死在同一个地方所有功能写在一个always块里信号命名随心所欲改一处bug引出三处新bug。2.1 自顶向下拆模块每个模块只干一件事即使是一个简单的实验我也强烈建议拆成顶层模块加功能子模块的结构。以交通灯控制器为例顶层模块只管接口例化下面拆成时钟分频模块、状态控制模块、计时模块三个子模块。每个子模块只做一件事分频模块负责产生1Hz基准时钟状态控制模块负责主路和支路的灯色切换逻辑计时模块负责倒计时数值的生成。模块化最大的好处是调试方便。仿真出问题的时候你可以先单独测分频模块确认输出时钟周期正确再单独测状态机看状态跳转是否符合预期最后联调看整体功能。如果所有代码揉在一起出问题的时候根本不知道是哪里出了问题只能瞎猜。接口信号命名也要有规律。我习惯用模块名_信号名的格式比如cnt_en表示计数器使能state_main表示主路状态。命名清晰比注释更有效因为注释会过期但信号名会一直跟着代码走的。2.2 时序逻辑的三个要点时钟、复位、边沿写时序逻辑代码的时候我会先停下来想三件事这个模块用什么时钟是高电平复位还是低电平复位用了哪些信号作为边沿敏感信号这三个问题想清楚了代码框架就是固定的。时钟通常用clk表示复位用rst_n表示低电平复位边沿统一用posedge clk触发。这里有一个非常关键的细节always块里要么只写时序逻辑带时钟的要么只写组合逻辑不带时钟的不要混在一起写。很多人图省事在同一个always块里既有时序赋值又有组合赋值结果综合出来的电路完全不是预想的效果而且极难排查。组合同步的写法有一个例外就是触发器的异步复位。always (posedge clk or negedge rst_n)这种写法是允许的而且很常见。但你要清楚异步复位信号是直接作用于触发器的复位端不经过时钟同步的。如果复位信号本身有毛刺就可能引发误复位。所以实验板上的按键复位强烈建议先在顶层模块里做一次同步处理再进到各个子模块。2.3 仿真验证的完整流程从Testbench到波形检查代码写完不要急着上板先把仿真跑通。我见过太多人程序下载到板子上灯不亮然后调一晚上都不知道原因。其实很多问题在仿真阶段就能暴露出来。Testbench的写法很模板化例化被测模块 → 生成时钟信号 → 生成复位信号 → 生成输入激励 → 设置仿真结束条件。关键在输入激励的设计也就是上面提到的边界情况测试。另外仿真结束条件一定要写不然ModelSim会一直跑下去。我一般用#10000 $stop;这种写法仿真到10微秒自动暂停。仿真跑完之后不要只看波形对不对要对着需求逐项检查。比如计数器就把波形上每一位的变化单独拉出来看确认是BCD码而不是普通的二进制码再检查进位信号是否只在9→0的时刻拉高。仿真波形的最大价值就是帮你把逻辑想清楚确认逻辑没问题的前提下再上板上板出问题的时候才能聚焦在硬件相关的因素上。3. 截图的处理和呈现让你的仿真波形会说话很多人忽略截图这个环节觉得波形出来了截图不就是右键另存为嘛。其实截图质量直接影响报告的专业度。一张排版混乱、信号名看不清、时间轴标注缺失的波形图在老师眼里等于没做仿真。3.1 ModelSim/Quartus仿真波形怎么截才有效首先说一个原则截图之前先想清楚这张图要证明什么。然后调整波形窗口让被证明的内容占据画面的主体。不要随手截一张密密麻麻全是信号的图然后指望老师在几十条信号里自己找重点。合理操作是在波形窗口里右键选中要显示的信号把与当前测试点无关的信号隐藏掉。比如要证明进位信号正确就只显示时钟、计数输出和进位信号。然后调整时间轴的缩放把关键跳变的沿放在画面正中间。信号显示进制也要设置好计数器的数字信号切成十六进制或十进制显示比默认的二进制位串直观得多。还有一个细节波形窗口的背景色和信号颜色。默认配置一般是黑底彩色线直接贴到word文档里也能看但如果想让打印效果更好可以把背景切换成白底。ModelSim里在波形窗口的View菜单里改Waveform style就行黑白打印的时候不会出现一片黑疙瘩。3.2 实物板卡的拍照与标注如果你做的是需要下载到FPGA开发板的实验切勿忘记拍实物照片。但实物照不是拍一张板子就行要让人看得懂哪个现象对应哪个设计功能。拍照前先整理一下板卡乱七八糟的杜邦线先梳理好下载线规则地接到一侧。拍摄角度要能看清数码管或者LED的状态如果板载显示太小可以拍特写。一张全景图展示整体接线一张特写图展示关键显示内容。两张图都插入报告后在图片下面用文字标注清楚板上展示的是哪个功能状态、预期数字是什么、实测数字是什么。比如数字钟实验走到59秒位置特写拍到数码管显示59旁边再配一句测试说明这就是非常有说服力的实验证据。3.3 截图在报告中的排版技巧图片插到报告里尺寸不要一个模板走天下。波形图这种横向内容多的可以适当加宽实物照片这种可能要展示细节的可以放大到半页模块框图这种信息量适中的控制在页面的三分之一左右。每张图都要有图题图题格式统一用图X 描述的形式比如图4 计数器进位信号仿真波形。图题放在图的下方居中对齐。更重要的是正文里一定要有对图的引用如图4所示当计数值达到9时进位信号由低电平跳变为高电平。没有正文引用的图一律视为凑数图会拉低报告评价。4. 上板调试最容易翻车的三个环节引脚、抖动和显示刷新代码仿真通过万事俱备只欠下载别高兴太早。从仿真世界到物理世界之间还隔着引脚分配、信号抖动、外设时序这几道坎。这里把最容易出问题的三个环节单独拉出来说。4.1 引脚分配错一个满盘皆输Quartus里面引脚分配是一个纯手工活没有任何智能提示。系统时钟接在哪个引脚、按键接在哪个引脚、数码管位选和段选接在哪组引脚全部要以板卡手册为准一个一个手动填。最容易犯的错误有两个一是看错手册把两个信号交换了位置二是分配了引脚但忘记保存并重新编译。我自己吃过大亏之后总结出一个固定流程先打开板卡原理图PDF把需要用到的引脚全部列在一个表格里列出信号名、引脚编号、网络名三列然后打开Quartus的Pin Planner逐个核对填入填完之后用Report里的Pin-Out File再对一遍确认无误再重新编译。这个流程看起来很笨但确实能避免百分之九十九的引脚错误。4.2 按键处理不会消抖的实验等于没做实验板上的机械按键在按下和松开的瞬间会产生毫秒级的抖动如果直接把按键信号接入时序逻辑的敏感信号或作为时钟使用会导致触发器被反复触发现象就是计数乱跳。我在早期做实验的时候就遇到过按一次按键计数器跳好几个数的情况。正确解法是加消抖逻辑。最常用的方法是延时采样检测到按键电平变化后延时20毫秒左右再采一次电平如果两次电平一致才认为按键有效。实现方式可以用一个计数器对系统时钟分频计时。在代码里我习惯把按键消抖封装成一个独立模块顶层例化用即可。注意消抖延时的长度要合适太短消不掉抖动太长影响连续按键的操作手感。4.3 数码管动态扫描刷新率是唯一的主宰多位数码管的显示几乎都是动态扫描实现的在任何时刻只有一个数码管被点亮轮流点亮每一位利用人眼的视觉暂留效应看起来是几位同时亮。这个方案本身没问题问题出在刷新率上。扫描频率太低数码管会肉眼可见地闪烁太高则会因为每一位的导通时间太短导致亮度不足。我自己测试下来每位扫描频率在1kHz到2kHz之间比较合适也就是说如果有4位数码管整个扫描周期在2kHz到4kHz左右。用50MHz系统时钟实现这个频率只需要一个分频计数器很容易实现。另外注意每一位的显示数据要先准备好扫描到哪一位就把哪一位的数据送上段选总线这个数据选择逻辑用case语句写最方便。5. 时间管理和实验流程如何一晚上高效完成一个实验西工大的数电实验一般给一到两周时间听起来充裕但实际上很多同学都是到了最后两三天才开始动手然后一熬就是两个通宵。我自己也经历过这个阶段后来摸索出一套能够稳定驾驭的节奏这里分享给你。5.1 设计阶段花的时间其实可以压缩拿到实验指导书之后先花半小时通读弄清楚实验要求的功能点和不要求的功能点。什么叫不要求的功能点比如实验要求实现一个12小时制的数字钟那么是否要支持校时是否要支持12/24小时切换这些在指导书里没提的默认不做。功能边界确定之后直接画模块框图。这一步真的很重要因为它能逼着你想清楚整个系统的数据流。框图画好了代码就是照着框图填内容。我见过很多同学上来就开始敲代码结果写到一半发现模块划分不合理推倒重来。先设计后编码看似多花了半小时实际上能省下后面至少两个小时的返工时间。5.2 仿真阶段多花时间上板阶段就能少熬夜仿真不要只跑一遍看有没有波形就收工。正确的做法是写一个比较完整的Testbench把主要功能点和边界情况都测试一遍。这一步很枯燥但是值得的。仿真全部通过之后再上板。上板之后如果现象不对先回想一个问题仿真里面这一步是对的吗如果仿真对而实测不对问题大概率出在硬件相关的环节——引脚分配、时钟频率、复位信号、外设时序等。如果仿真就不对那就老老实实回ModelSim里改代码不要指望上板调试能看出来仿真看不到的逻辑错误。5.3 报告写作的最佳时机实验做完当天千万不要等实验全部做完之后再开始写报告。实验做完了手头有波形图有实物照趁热打铁马上写报告。这时候每一个设计决策、每一处调试经历都在脑子里写起来又快又充实。拖到第二天细节就开始模糊了拖到交报告前一天就真的只能对着代码脑补了。我自己的习惯是实验做完当晚就把报告框架搭好该贴的图全部贴好文字只写个大概然后隔一天再补细节和润色。这样写出来的报告质量和一次性写完的完全不在一个层次上因为很多当时觉得理所当然、事后回想才能发现的妙处是隔了一天之后写出来的。6. 一个老学长的几个额外叮嘱最后再说几个比较零碎但很重要的点。第一实验数据不要造。数电实验的仿真和实物结果都是可以复现的老师随便抽查一个状态就能判断你是不是真的做过。与其造假不如老老实实承认哪个部分尝试过但失败了很多老师反而会因为你的诚实和正确分析失败原因而给高分。第二代码命名和注释用英文。这不是崇洋媚外而是中文注释在某些版本的编辑器里会出现编码问题乱码之后对报告质量的影响很大。变量命名用count、state、clk_div这种通用的英文名注释也尽量用英文或中英混合别留着写了一半的中文注释。第三Quartus的编译警告要看。很多人一看到Warning就自动忽略其实很多警告是指明了实际问题的。比如inferred latch说明组合逻辑里产生了意外的锁存器output port has no driver说明某个输出信号根本没被赋值。花五分钟看一下编译报告里的警告列表能提前排除掉很多上板才会暴露的问题。做数电实验说到底就是一个把抽象逻辑变成物理现实的过程。从公式到代码从代码到波形从波形到实物现象每一步都有它自己的逻辑和坑。希望这份笔记能帮你少走一些弯路把时间花在真正有意思的地方——看着自己设计的电路在板子上跑起来的那一刻还是挺有成就感的。本文还有配套的精品资源点击获取