各位同学今天我们聊点未来的东西。说实话做存储系统设计这么多年我最大的感受就是带宽永远不够用延迟永远嫌太高。DDR5还没捂热乎呢DDR6的脚步声已经越来越近了。这一讲我们就来展望一下下一代DDR技术以及高通平台未来的演进方向。一、DDR6/LPDDR6速度与功耗的再平衡DDR6说白了就是DDR5的全面升级版。我个人习惯把每一代DDR的演进看作一场“速度与功耗”的博弈。DDR6的目标带宽起步就是12.8 Gbps最高能摸到17.6 Gbps甚至更高。你想想看这比DDR5的6.4 Gbps翻了一倍还多。为什么会这么快核心变化在于几个方面更高的Bank数量与更细的颗粒度DDR6的Bank数量会从DDR5的32个增加到64个甚至更多。这意味着什么意味着并发访问能力更强冲突更少。我在做某个AI加速器项目时就深刻体会到Bank冲突对带宽的浪费有多严重。DDR6在这方面会有质的飞跃。更低的工作电压DDR6的VDDQ可能会降到1.0V甚至0.9V。别小看这零点几伏的降低对于移动设备和数据中心来说功耗的节省是巨大的。PAM4信号调制这是个大趋势。DDR5用的是NRZ不归零码一个时钟周期传1个bit。PAM4可以传2个bit。代价是什么信噪比要求更高信号完整性设计更难。嗯这里要注意PAM4对PCB走线的要求会非常苛刻。至于LPDDR6它的侧重点更明确极致能效。LPDDR6的目标是做到每瓦带宽比LPDDR5X提升30%以上。我建议做手机或平板SoC的同学重点关注LPDDR6的“自适应刷新”和“深度睡眠”模式。这些特性在低功耗场景下非常有用。关键参数对比预估参数DDR5DDR6LPDDR5XLPDDR6数据速率4.8~6.4 Gbps12.8~17.6 Gbps6.4~8.5 Gbps10.6~14.4 GbpsVDDQ电压1.1V1.0V / 0.9V1.05V0.9VBank数量32643248信号调制NRZPAM4NRZPAM4二、CXL内存扩展技术打破内存墙接下来聊聊CXL。CXLCompute Express Link不是DDR的替代品而是DDR的“外挂”。它的核心思想是把内存从CPU旁边解放出来做成一个可扩展的内存池。我曾经在一个项目中遇到过内存容量不够的尴尬。服务器插满DDR5也就2TB左右但AI模型需要4TB。怎么办加服务器成本太高。用CXL内存扩展就可以在PCIe总线上挂一个内存扩展箱轻松达到8TB甚至更高。CXL有三种协议类型CXL.io基于PCIe的IO协议用于设备发现、配置和DMA传输。说白了就是让CPU能“看到”CXL设备。CXL.cache允许设备访问CPU的缓存一致性域。这个很厉害设备可以直接读写CPU的缓存延迟极低。CXL.mem这是内存扩展的核心。它允许CPU直接访问CXL设备上的内存就像访问本地DDR一样。但注意延迟会比本地DDR高一些。在高通平台上CXL的应用场景主要在哪里我个人认为数据中心和边缘计算是重点。比如一个高通Cloud AI 100加速卡可以通过CXL连接到主机CPU共享主机的大容量内存。这样AI推理时就不需要把模型全部加载到加速卡的本地显存里了。避坑指南我曾经在调试CXL内存扩展时发现延迟比预期高了30%。后来排查发现是CXL.mem的“内存交织”配置没做好。CXL扩展内存和本地DDR之间如果交织粒度不对会导致严重的访问冲突。建议你们在配置时把交织粒度设置为64字节或128字节和Cache Line大小对齐。三、高通平台未来DDR演进方向高通在DDR技术上的布局我一直很关注。从骁龙8系列到PC级的Snapdragon X Elite高通的DDR控制器设计有几个明显的趋势多通道与低延迟高通一直在推“多通道内存架构”。比如Snapdragon X Elite支持8通道LPDDR5X。为什么因为多通道可以显著提升带宽同时降低单通道的负载。我建议在做高通平台设计时尽量把内存通道全部用满哪怕容量小一点带宽优势也很明显。自适应频率调节高通的内存控制器支持动态频率调节。在低负载时DDR频率可以降到很低节省功耗在高负载时瞬间拉满。这个特性在手机和笔记本上非常实用。我记得有一次优化一个游戏场景就是靠调整DDR频率调节策略把帧率提升了5%同时功耗还降了10%。对LPDDR6的原生支持高通已经在和内存厂商合作提前布局LPDDR6的PHY和控制器。预计在2025-2026年的旗舰SoC中就会看到LPDDR6的身影。到时候带宽瓶颈会进一步被打破。CXL与DDR的融合高通未来的数据中心芯片很可能会把CXL控制器集成到SoC内部。这样CPU可以直接管理CXL内存池不需要额外的桥接芯片。这会让系统设计更简洁延迟也更低。重要提醒DDR6和LPDDR6的PHY设计非常复杂。PAM4信号对PCB的阻抗匹配、串扰控制要求极高。如果你在做高通平台的DDR6设计一定要提前和PCB厂商沟通做好信号完整性仿真。我曾经见过一个项目因为没做SI仿真DDR6跑在12.8Gbps时眼图完全闭合最后只能降频到10Gbps使用性能大打折扣。四、总结与展望好了这一讲的内容就到这里。我们聊了DDR6/LPDDR6的速度与功耗平衡CXL如何打破内存墙以及高通在DDR演进上的布局。说白了未来的存储系统设计不再是简单的“插上内存就能用”而是需要综合考虑带宽、延迟、功耗、可扩展性等多个维度。我个人觉得未来3-5年DDR6和CXL会成为高性能计算和移动设备的主流。高通平台作为移动和边缘计算的领头羊它的DDR演进方向值得我们每一个做存储系统设计的人密切关注。下一讲我们会做一个完整的课程总结并给出一些实战建议。到时候见。 第二十九讲：下一代DDR技术——DDR6/LPDDR6、CXL与高通演进方向
各位同学今天我们聊点未来的东西。说实话做存储系统设计这么多年我最大的感受就是带宽永远不够用延迟永远嫌太高。DDR5还没捂热乎呢DDR6的脚步声已经越来越近了。这一讲我们就来展望一下下一代DDR技术以及高通平台未来的演进方向。一、DDR6/LPDDR6速度与功耗的再平衡DDR6说白了就是DDR5的全面升级版。我个人习惯把每一代DDR的演进看作一场“速度与功耗”的博弈。DDR6的目标带宽起步就是12.8 Gbps最高能摸到17.6 Gbps甚至更高。你想想看这比DDR5的6.4 Gbps翻了一倍还多。为什么会这么快核心变化在于几个方面更高的Bank数量与更细的颗粒度DDR6的Bank数量会从DDR5的32个增加到64个甚至更多。这意味着什么意味着并发访问能力更强冲突更少。我在做某个AI加速器项目时就深刻体会到Bank冲突对带宽的浪费有多严重。DDR6在这方面会有质的飞跃。更低的工作电压DDR6的VDDQ可能会降到1.0V甚至0.9V。别小看这零点几伏的降低对于移动设备和数据中心来说功耗的节省是巨大的。PAM4信号调制这是个大趋势。DDR5用的是NRZ不归零码一个时钟周期传1个bit。PAM4可以传2个bit。代价是什么信噪比要求更高信号完整性设计更难。嗯这里要注意PAM4对PCB走线的要求会非常苛刻。至于LPDDR6它的侧重点更明确极致能效。LPDDR6的目标是做到每瓦带宽比LPDDR5X提升30%以上。我建议做手机或平板SoC的同学重点关注LPDDR6的“自适应刷新”和“深度睡眠”模式。这些特性在低功耗场景下非常有用。关键参数对比预估参数DDR5DDR6LPDDR5XLPDDR6数据速率4.8~6.4 Gbps12.8~17.6 Gbps6.4~8.5 Gbps10.6~14.4 GbpsVDDQ电压1.1V1.0V / 0.9V1.05V0.9VBank数量32643248信号调制NRZPAM4NRZPAM4二、CXL内存扩展技术打破内存墙接下来聊聊CXL。CXLCompute Express Link不是DDR的替代品而是DDR的“外挂”。它的核心思想是把内存从CPU旁边解放出来做成一个可扩展的内存池。我曾经在一个项目中遇到过内存容量不够的尴尬。服务器插满DDR5也就2TB左右但AI模型需要4TB。怎么办加服务器成本太高。用CXL内存扩展就可以在PCIe总线上挂一个内存扩展箱轻松达到8TB甚至更高。CXL有三种协议类型CXL.io基于PCIe的IO协议用于设备发现、配置和DMA传输。说白了就是让CPU能“看到”CXL设备。CXL.cache允许设备访问CPU的缓存一致性域。这个很厉害设备可以直接读写CPU的缓存延迟极低。CXL.mem这是内存扩展的核心。它允许CPU直接访问CXL设备上的内存就像访问本地DDR一样。但注意延迟会比本地DDR高一些。在高通平台上CXL的应用场景主要在哪里我个人认为数据中心和边缘计算是重点。比如一个高通Cloud AI 100加速卡可以通过CXL连接到主机CPU共享主机的大容量内存。这样AI推理时就不需要把模型全部加载到加速卡的本地显存里了。避坑指南我曾经在调试CXL内存扩展时发现延迟比预期高了30%。后来排查发现是CXL.mem的“内存交织”配置没做好。CXL扩展内存和本地DDR之间如果交织粒度不对会导致严重的访问冲突。建议你们在配置时把交织粒度设置为64字节或128字节和Cache Line大小对齐。三、高通平台未来DDR演进方向高通在DDR技术上的布局我一直很关注。从骁龙8系列到PC级的Snapdragon X Elite高通的DDR控制器设计有几个明显的趋势多通道与低延迟高通一直在推“多通道内存架构”。比如Snapdragon X Elite支持8通道LPDDR5X。为什么因为多通道可以显著提升带宽同时降低单通道的负载。我建议在做高通平台设计时尽量把内存通道全部用满哪怕容量小一点带宽优势也很明显。自适应频率调节高通的内存控制器支持动态频率调节。在低负载时DDR频率可以降到很低节省功耗在高负载时瞬间拉满。这个特性在手机和笔记本上非常实用。我记得有一次优化一个游戏场景就是靠调整DDR频率调节策略把帧率提升了5%同时功耗还降了10%。对LPDDR6的原生支持高通已经在和内存厂商合作提前布局LPDDR6的PHY和控制器。预计在2025-2026年的旗舰SoC中就会看到LPDDR6的身影。到时候带宽瓶颈会进一步被打破。CXL与DDR的融合高通未来的数据中心芯片很可能会把CXL控制器集成到SoC内部。这样CPU可以直接管理CXL内存池不需要额外的桥接芯片。这会让系统设计更简洁延迟也更低。重要提醒DDR6和LPDDR6的PHY设计非常复杂。PAM4信号对PCB的阻抗匹配、串扰控制要求极高。如果你在做高通平台的DDR6设计一定要提前和PCB厂商沟通做好信号完整性仿真。我曾经见过一个项目因为没做SI仿真DDR6跑在12.8Gbps时眼图完全闭合最后只能降频到10Gbps使用性能大打折扣。四、总结与展望好了这一讲的内容就到这里。我们聊了DDR6/LPDDR6的速度与功耗平衡CXL如何打破内存墙以及高通在DDR演进上的布局。说白了未来的存储系统设计不再是简单的“插上内存就能用”而是需要综合考虑带宽、延迟、功耗、可扩展性等多个维度。我个人觉得未来3-5年DDR6和CXL会成为高性能计算和移动设备的主流。高通平台作为移动和边缘计算的领头羊它的DDR演进方向值得我们每一个做存储系统设计的人密切关注。下一讲我们会做一个完整的课程总结并给出一些实战建议。到时候见。