目录1. I2S概述2. I2S基本信号2.1. I2S基本信号线2.2. I2S协议中常见的参数3. I2S主从工作模式4. I2S数据传输模式4.1. 飞利浦标准I2S模式4.2. 左对齐Left Justified模式4.3. 右对齐Right Justified模式5. I2S信号总线测试方案5.1. 测试环境配置5.2. 测试项目5.3. I2S电气参数1. I2S概述I2SInter-IC Sound集成电路间音频总线由飞利浦NXP1986 年制定的串行音频传输标准专门用于数字音频芯片之间无损传输 PCM 采样音频数据分离音频数据、时钟、帧同步信号规避数字信号与模拟音频的串扰是嵌入式最主流的音频接口。I2S协议定义了音频数据的传输格式、时序和控制信号。在工作中音频采集和输出AD和主芯片之间的通信均是通过I2S进行通信的I2S RX方向麦克风在机械振动下将声音信号转变为电压信号电压信号经过放大等处理给到ADC采样将模拟信号转化为数字信号音频在ADC与DSP之间的传输协议就是使用的I2S协议。I2S TX方向数字信号经过编码、存储、压缩等技术后发送给解码器-DACDSP、专用解码器将数字信号还原为模拟信号最后给到喇叭完成声音/音频的播放。音频在DAC与DSP之间的传输就是使用I2S协议。I2S设计思想把音频数据流和控制时钟物理分开走线避免数据跳变干扰模拟音频解决并行音频总线布线复杂、EMI 干扰大的问题只传输纯数字化采样信号DAC/ADC 只做数模 / 模数转换。2. I2S基本信号2.1. I2S基本信号线I2S接口通常由三类信号线组成分别是时钟线Continues Serial ClockSCKSCK线提供了同步音频数据传输的时钟信号。确定了数据传输的速度和时序。该时钟也称为Bit ClockBCLK。SCK的频率2x采样频率x位宽左/右声道线Left-Right ClockLRCKLRCK线指示了当前传输的是左声道的音频数据还是右声道的音频数据。它被称为帧同步信号。LRCK的频率采样频率WS/LRCLK0表示选择左声道WS/LRCLK1表示选择右声道数据线Serial DataSD SD线用于传输实际的音频数据。数据的位宽可以根据具体应用而变化通常为16位或32位。TX方向为Serial Data OutSDOUTRX方向为Serial Data InSDIN。信号名称全称功能说明BCLK / SCKBit Clock 位时钟每一个音频比特的移位时钟频率 采样率 × 声道数 × 采样位宽LRCLK / WSLeft/Right Clock 左右声道帧时钟声道选择信号高电平右声道、低电平左声道标准模式频率等于音频采样率 FsSD / DIN/DOUTSerial Data 串行数据单向串行音频数据流主机发 DOUT从机收 DIN全双工设备分开两根GND参考地模拟数字共地保证时钟采样稳定2.2. I2S协议中常见的参数I2S四大核心配置参数如下参数名称英文全称核心定义常用配置选项配置错误带来的问题采样位宽Word Length单个声道单次采样的数据比特位数决定音频量化分辨率与动态范围16bitCD 标准、24bitHiFi、32bitDSP 运算位宽过小动态范围不足、音量易失真位宽过大时钟频率过高增加时序压力时钟极性Clock PolarityCPOL定义 BCLK 位时钟空闲电平决定数据采样 / 移位触发边沿CPOL0空闲低、CPOL1空闲高收发端极性不一致出现杂音、爆音、完全无法解码音频帧同步极性Frame Sync Polarity定义 LRCLK/WS 高低电平对应的左右声道归属标记音频帧边界低电平左声道高电平右声道标准、反向极性左右声道声音颠倒立体声声场错乱传输数据格式Data Format规定数据相对 LRCLK 跳变沿的输出偏移、比特发送顺序飞利浦标准 I2S、左对齐 LJ、右对齐 RJ统一 MSB 高位先行音频断断续续、严重失真、无声音输出3. I2S主从工作模式I2S 主从模式判定唯一标准谁输出 BCLK (SCK)、LRCLK (LRCK) 两组时钟Master 主机主动生成并输出位时钟 SCK 帧同步 LRCK决定系统采样频率 FsSlave 从机被动接收外部输入的 SCK、LRCK自身不产生时钟拓扑模式分类时钟输出 Master 设备时钟接收 Slave 设备工作原理典型应用场景模式 1发射端为主模式发射器 Transmitter接收器 Receiver发射器生成并输出 SCK 位时钟、LRCK 帧同步信号接收器被动接收时钟解析音频MCU 作为主机外接 DAC 芯片播放音频最常用架构模式 2接收端为主模式接收器 Receiver发射器 Transmitter接收器输出 SCK 与 LRCK 全局时钟发射器跟随外部时钟输出音频数据流CODEC 麦克风 ADC 采集音频MCU 作为从机接收录音数据模式 3收发双从外部时钟模式独立外部时钟模块发射器 接收器均为 Slave收发两端都不产生时钟由第三方时钟源统一供给 SCK、LRCK实现时钟完全同源多通道同步音频采集、专业 DSP 音频系统、多路 Codec 同步阵列4. I2S数据传输模式I2S接口标准中存在三种数据传输模式分别是飞利浦标准模式I2S mode左对齐Left Justified和右对齐Right Justified三种传输模式。对比项飞利浦标准 I2S左对齐 LJ右对齐 RJLRCK 电平对应声道低左高右高左低右低左高右数据相对 LRCK 延迟延迟 1 个 SCK 周期无延迟无延迟SCK 采样 / 发送边沿下降沿发上升沿收下降沿发上升沿收下降沿发上升沿收比特对齐位置MSB 对齐延迟后 SCK 边沿MSB 对齐 LRCK 跳变沿LSB 对齐 LRCK 跳变沿比特发送顺序MSB 先行MSB 先行MSB 先行4.1. 飞利浦标准I2S模式LRCLK 跳变沿延后一个 BCLK 周期输出数据兼容性最好绝大多数 Codec、MCU 默认配置。主要特点如下序号规范项目详细规则说明1LRCK 帧同步信号定义LRCK 低电平传输左声道数据LRCK 高电平传输右声道数据用于区分立体声左右声道帧2SCK 位时钟传输边沿SCK 下降沿发送串行数据SCK 上升沿接收端采样锁存数据默认 CPOL03数据相对 LRCK 延迟Data Delay有效音频数据在 LRCK 电平跳变沿之后延迟 1 个完整 SCK 时钟周期才开始输出4比特发送顺序规则采用 MSB 最高位先行发送方式数据最高位对齐 LRCK 延迟 1 个 SCK 后的时钟边沿4.2. 左对齐Left Justified模式LRCLK 翻转立刻输出数据常用于部分 TI 音频芯片。主要特点如下序号规范项目详细规则说明1LRCK 帧同步声道定义LRCK 高电平 左声道LRCK 低电平 右声道与飞利浦标准极性相反2SCK 位时钟收发边沿SCK 下降沿发送串行数据SCK 上升沿接收端采样锁存数据3数据延迟 Data Delay无延迟LRCK 电平跳变沿到来瞬间立即输出有效音频数据4比特发送顺序MSB 最高位先行输出最高比特直接与 LRCK 跳变沿对齐4.3. 右对齐Right Justified模式数据在帧末尾对齐使用较少。主要特点如下序号规范项目详细规则说明1LRCK 帧同步声道定义LRCK 高电平传输右声道数据LRCK 低电平传输左声道数据2SCK 位时钟收发边沿SCK 下降沿发送串行数据SCK 上升沿接收端采样锁存数据3数据延迟 Data Delay无延迟LRCK 电平跳变沿到来即刻输出有效音频数据4比特发送顺序与对齐方式MSB 最高位先行发送数据最低位 LSB 与 LRCK 跳变沿对齐5. I2S信号总线测试方案5.1. 测试环境配置主控设备STM32/嵌入式MCUI2S Master/Slave音频外设Codec芯片ES8388/WM8978等测试仪器数字示波器、逻辑分析仪支持I2S协议解码辅助设备直流稳压电源、杜邦线、接地测试线5.2. 测试项目测试项目测试目的核心测试步骤合格判定标准硬件连通性与接地测试排查线路虚焊、断线、接地不良问题杜绝杂音、时序抖动隐患1. 断电测量I2S各信号线、地线通断2. 校验主控与Codec共地消除地电位差3. 检查走线无短接、串扰阻抗匹配正常线路导通正常无短路、断路系统共地良好无电气串扰问题时钟信号参数测试核心验证I2S各类时钟频率精准度、波形稳定性保障传输基础时序合规1. 配置44.1kHz/48kHz采样率、16/24bit采样位宽2. 示波器测量BCLK、LRCLK频率、占空比及时钟抖动3. 对比理论值核算误差时钟频率误差≤±1%波形规整无杂波抖动量小电平符合芯片IO电气规范I2S时序协议合规性测试重点校验时序极性、数据延迟、对齐规则、收发边沿完全匹配协议标准1. 基于飞利浦标准I2S规范核对声道极性、时钟收发边沿、数据延迟、比特顺序2. 逻辑分析仪抓取时序并解码分析时序完全匹配对应传输格式I2S/LJ/RJ无数据错位、提前、延迟异常5.3. I2S电气参数1. 信号电平要求2. I2S信号时序要求